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原创 FPGA简易频率计

课程采用quartus软件编写verilog代码，采用PLL_IP核生成clk_test被测信号，在验证ip核产生被测信号后，将clk_test引脚引出与信号发生器连接，将信号发生器给出信号的频率显示在开发板上的数码管中。3.等精度测量法：软件闸门（有±1个误差）、被测时钟信号、实际闸门（被测时钟信号周期是实际闸门的整数倍）、标准时钟信号（参照实际闸门有±1个误差）（适合测量高频信号）实际闸门（Tx）、被测时钟信号周期数X、标准信号时钟周期数Y、标准信号频率Ffs、被测时钟信号频率Ffx。