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RSS订阅原创 2021-06-27
一实验名称：带进位与溢出符号的n位加法器的另一种描述实验目的：为了探究进位与溢出符号的n位加法器的另一种描述，熟悉流程实验代码：module addern(carryin,X,Y,S,carryout,overflow);parameter n=32;inout carryin;inout [n-1:0]X,Y;output reg [n-1:0]S;output reg carryout,overflow;always@(X,Y,carryin)begin{carryout,S}=
2021-06-27 17:12:36
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原创 2021-05-28
实验名称：主从D触发器的门级建模实验代码：module thb 23;reg d;regclk;wi req, qbar;initial clk=0;always #5 clk=~clk;initialbegind=O;#7d=1;#4d=O;#9d=1;#11 d=0;#20$stop;endMSDFFms_ dff(q, qbar,d,clk) ;endmodulemodule MSDFF(Q , Qbar, D, C) ;output Q r Qbar ;input
2021-05-28 14:16:38
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原创 2021-05-28
实验名称：Modelsim工程仿真流程实验步骤：首先建立一个工程，然后向工程中添加设计文件，接下来编译设计文件，之后运行仿真再进行调试。实验代码：moduleful ladd(sum,c_ out,a,b,c_ in) ;outputsum, C out ;inputa,b,c in;wi res1, c1, c2 ;xor(s1,a,b) ;and(c1,a,b) ;xor(sum, s1, c in) ;and(c2, s1,c in) ;or(c out, c2,
2021-05-28 14:11:14
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原创 2021-05-24
实验名称：带有使能输入的自左向右的移位寄存器实验代码：module shiftrne (R, L, E, w, Clock, Q);parameter n= 4;input [n- 1:0] R;input L, E, w, Clock;output reg [n- 1:0] Q;integer k;always @(posedge Clock)beginif(L)Q<=R;else if(E)beginQ[n-1]<= w;for(k=n-2;k>= 0;k
2021-05-24 13:25:37
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原创 2021-05-24
实验名称：带使能的n位寄存器实验代码：module regne (R, Clock, Resetn, E, Q);parameter n= 8;input [n- 1:0] R;input Clock, Resetn, E;output reg [n-1:0] Q;always@(posedgeClock,negedge Resetn)if (Resetn == 0)Q<= 0;else if (E)Q<= R;endmodule实验图片：...
2021-05-24 13:21:09
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原创 2021-05-24
实验名称：带使能D触发器的代码实验代码：modulerege (D, Clock, Resetn, E, Q);input D, Clock, Resetn, E;output reg Q;always @(posedge Clock, negedge Resetn)if (Resetn= 0)Q<= 0;else if (E)Q<= D;endmodule实验图片：
2021-05-24 13:17:59
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原创 2021-05-21
实验名称：ModelSim基本仿真流程实验图片：实验代码：module fulladd(sum,c_cut,a,b,c_in);output sum,c_cut;input a,b,c_in;wire s1,c1,c2;xor (s1,a,b);and (c1,a,b);xor (sum,s1,c_in);and (c2,s1,c_in);or (c_out,c2,c1);endmodulemodule test;wire sum,c_out;reg a,b,c_in;ful
2021-05-21 22:14:06
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原创 2021-05-21
实验名称：译码器的门级建模实验图片：实验代码：module DEC2x4(Z,A,B, Enable );output [3:0] z ;input A,B, Enable; wire Abar,Bbar;notnot0 (Abar, A),not1 (Bbar, B);nandnand0 ( z[3]， Enable,A, B),nand1 ( z[0], Enable,Abar,Bbar),nand2 (z[1]，
2021-05-21 22:09:03
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原创 第四次实验
实验名称：Verilog Modelsim仿真实验目的：掌握实验代码：module fulladd(sum,c_out,a,b,c_in);output sum,c_out;input a,b,c_in;wire s1,c1,c2;xor (s1,a,b);and (c1,a,b);xor (sum,s1,c_in);and (c2,s1,c_in);or (c_out,c2,c1);endmodulemodule test;wire sum,c_out;reg a,b,c_i
2021-05-07 22:16:54
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原创 第三次实验
实验名称：4位加法器的门级建模实验目的：熟练掌握4位加法器的门级建模实验代码：module fulladd(S,Cout,Cin,A,B);output S,Cout;input Cin,A,B;wire and1,and2,and3,and4;xor (S,Cin,A,B);and (and1,Cin,A);and (and2,A,B);and (and3,Cin,B);or (Cout,and1,and2,and3);endmodulemodule add4a(S3,S2,S1
2021-05-07 21:51:41
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原创 2021-04-16
1.实验名称：Quartus与Modelsim联合仿真2.实验目的：实现Quartus与Modelsim的联合仿真3.实验源代码：module decode_38(keyin,led,clk);input clk;input [2:0]keyin;output [7:0]led;reg [2:0]read_key;reg [7:0]led;always@(keyin)beginread_key=keyin;case(read_key)3’d0: led=8’b1111_1110;
2021-04-16 16:27:26
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空空如也
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