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原创 VIVADO Xilinx FPGA 卷积神经网络中卷积层的Verilog实现

从上仿真波形图可以看出，在写入地址wr_addr=6时，输入数据data_in=72，对应的window_in[0]=72，所以此时在BRAM[0]的地址为6处存入数据72。当系统执行至读出地址rd_addr=6时，读出数据72，即window_out[0]=72，但是在上述波形图中对应的rd_addr=7，这是因为BRAM的读操作使用了输出寄存器，读操作输出需要一个额外的等待周期，即是当传入rd_addr=6后，在下一个时钟周期才会输出数据72，而在此时钟周期下，rd_addr以及加一变为7了。