weixin_56110201的博客

移位除法器模型一实验代码module div2(clk, reset, start, A, B, D, R, ok, err);parameter n = 32;parameter m = 16;input clk, reset, start;input [n-1:0] A, B;output [n+m-1:0] D;output [n-1:0] R;output ok, err;wire invalid, carry, load, run;div_ctl UCTL(clk, rese

SR锁存器延迟模型一，实验代码module my_rs (reset,set,q, qbar);input reset,set;output q, qbar;nor #(1) n1 (q, reset, qbar);nor #(1) n2 (qbar,set,q) ;endmodule二、实验过程1、新建工程2、新建文件3、将代码放入编辑框，保存，点击compie all进行代码检验是否有错误，然后点击simulate进行联合仿真四、实验结果![在这里插入图片描述]五、实验视频ht

独热码状态机一、实验代码module ex8_1(clock,reset,x,y1,y2) ;input clock,reset;input x;output y1,y2;reg y1,y2;reg [3:0] cstate,nstate;parameter s0=4’b0001,s1=4’b0010,s2=4’b0100,s3=4’b1000;always @ (posedge clock or posedge reset)beginif (reset)cst

Verilog HDL 测试模块一、实验功能图二、代码块三、实验代码module decoder3x8(din,en,dout,ex);input [2:0] din;input en;output [7:0] dout;output ex;reg [7:0] dout;reg ex;always @(din or en)if(en)begindout=8’b1111_1111;ex=1’b1;endelsebegincase(din)3’b000: begind

主从D触发器门级建模一、实验电路图二、实验代码module MSDEF(Q , Qbar , D, C );output Q , Qbar ;input D , C ;notnot1(NotD , D),not2 (NotC , C),not3(NotY , Y);nandnand1 (D1 , D , C),nand2 (D2 , C , NotD),nand3 (Y , D1 , Ybar0),nand4 (Ybar , Y, D2),nand5 (Y1 ,Y ,NotC

Modelsim工程仿真流程一、实验代码module fulladd(sum,c_out,a,b,c_in);output sum,c_out;input a,b,c_in;wire s1,c1,c2;xor (s1,a,b);and(c1,a,b);xor(sum,s1,c_in);and(c1,s1,c_in);or(c_out,c2,c1);endmodulemodule test;wire sum,c_out;reg a,b,c_in;fulladd fadd(sum,

Verilog代码描述存储元件之阻塞赋值（两个级联触发器）1、阻塞赋值“=”称为阻塞赋值，Verilog编译器按照这些语句在always块中的先后顺序地执行，如果一个变量通过阻塞赋值语句赋值，则这个新赋的值会被该块中所以后续语句使用。2、实验电路3、实验代码module example5_ 3 (D, Clock, Q1, Q2);input D, Clock;output reg Q1, Q2;always @(posedge Clock)beginQ1=D;Q2= Q1;end