小青_-优快云博客

原创 2021-06-21

优先级编码器的Verilog设计1.建立文件priority，并编写代码代码:module priority(W,Y,z);input [3:0]W;output reg [1:0]Y;output reg z;always @(W)beginz=1;casex(W)4’b1xxx:Y=3;4’b01xx:Y=2;4’b001X:Y=1;4’b0001:Y=0;default: beginz=0;Y=2’bx;endendcaseendendmodule2.保

2021-06-22 10:45:40 246

原创 2021-06-11

一.独热码状态机代码：module ex8_1(clock,reset,x,y1,y2);input clock,reset;input x;output y1,y2;reg y1,y2;reg[3:0] cstate,nstate;parameter s0=4’b0001,s1=4’b0010,s2=4’b0100,s3=4’b1000;always @(posedge clock or posedge reset)beginif(reset)cstate<=s0;else

2021-06-11 15:39:56 150

原创时序逻辑的测试模板

时序逻辑的测试模块代码：module p2s(data_in,clock,reset,load,data_out,done);input [3:0] data_in;input clock,reset,load;output data_out;output done;reg done;reg [3:0] temp;reg [3:0] cnt;always@(posedge clock or posedge reset )beginif(reset)begintemp<=0;

2021-06-04 13:34:37 263

原创 2021-06-04

一、实验要求：用Modlsim进行带有使能端的3-8译码器设计测试模块实验二、实验内容：学习组合逻辑测试模块的内容，进行简单的测试编写方式：步进式信号。所谓步进式信号，即按时间顺序列出所有可能的输入信号组合，用于观察输出的情况是否满足要求。这种写法的好处是不需要太多的思考，非常适合输入端口较少的组合逻辑电路。例如参考如下的设计模块，这是一个带有使能端的3-8 译码器，在en为高电平时停止工作，输出全1,在en为0时正常工作，若无输入也输出全1.ex信号是为了区分输入全1时电路的工作状态而特意保留的扩展输出

2021-06-04 12:36:48 120

原创主从D触发器的门级建模

主从D触发器的门级建模代码module MSDFF(Q , Qbar , D , C );output Q , Qbar ;input D , C ;notnot1 ( NotD ,D) ,not2 ( NotC , C) ,not3 ( NotY , Y) ;nandnand1 ( D1 , D , C) ,nand2 ( D2 , C , NotD) ,nand3 ( Y , D1 , Ybar ) ,nand4 ( Ybar , Y , D2) ,nand5 ( Y1 ,

2021-05-28 15:53:42 332

原创 Modelsim仿真

用Modelsim仿真代码modulefulladd(sum,c_out,a,b,c_in);output sum,c_out ;input a,b,c_in;wires1, c1, c2 ;xor(s1,a,b) ;and(c1,a,b) ;xor(sum, s1,c_in) ;and(c2,s1,c_in) ;or(c_out,c2,c1) ;endmodulemodule test;wire sum,c_out;reg a,b,c_in;fulladd fadd

2021-05-28 15:48:18 197

原创数字电路169

数字电路169页1.1.打开quartus II，点击新建工程，创一个测试文件的路径。2.选定工程文件vend3.代码：module vend(N,D,Q,Resetn,Coin,Z);input N,D,Q,Resetn,Coin;output Z;wire [4:0] X;reg [5:0] S;assign X[0]=N|Q;assign X[1]=D;assign X[2]=N;assign X[3]=D|Q;assign X[4]=Q;assign Z=S[5]|(S

2021-05-22 14:58:55 132

原创下载Quartus II

这里写自定义目录标题插入链接与图片如何插入一段漂亮的代码片生成一个适合你的列表创建一个表格设定内容居中、居左、居右SmartyPants创建一个自定义列表如何创建一个注脚注释也是必不可少的KaTeX数学公式新的甘特图功能，丰富你的文章UML 图表FLowchart流程图导出与导入导出导入1.实验目的：成功下载Quarturs软件并进行图片仿真和代码仿真2.实验内容：参照教科书完成相应的仿真3.实验原理：4.实验工具：Quartus II 软件5实验截图：6.实验视频：在哔哩哔哩官网

2021-03-14 21:43:58 300

weixin_53888287的博客