配角ง-优快云博客

原创 LPDDR4学习笔记（八）之command bus training

首先通过MRW配置MR13 OP[0] = 1, 即command bus training mode enabled，在配完之后，等待tMRD之后，CKE可能会拉低，然后LPDDR4会进入另一个FSP-OP，完成训练模式的进入；不论LPDDR4从哪一种工作频率进入训练，LPDDR4在训练过程都会自动的切换至另一种工作频率的配置完成训练，从训练中退出之后LPDDR4继续回到进入训练前的工作频率，训练前的状态是被认为一个训练好的工作状态。DQ[6:0]的input/output由DQ[7]控制。

2024-05-17 14:52:52 3547

原创 LPDDR4学习笔记（七）

CA和DQ均有判决电压设置值和判决电压范围，其中判决电压范围有两种可选，range[0]为VDD2/Q的10%-30%，而range[1]为VDD2/Q的22%-42%，其中具体判决值由6bit寄存器可配。MRW命令后需要等待VREF_time-short, Middle and long之后才会更新新的设置值。

2024-05-17 10:52:17 1320

原创 LPDDR4学习笔记（六）

为了提高信号完整新，增强输出信号驱动强度，DDR内存中引入了终端电阻和输出驱动器，而在PVT的变化下，终端电阻的阻值会随之变化，因此需要对这些终端电阻进行校准，未经校准则会影响信号质量。DDDR的ZQ pin脚外接一个下拉精度±1%的240欧姆电阻，这个电阻是可以共享的，不同rank也可以共享。当ODT(ca) pin脚为低时，CA bus不会连接终端电阻，此时寄存器值无效；当ODT(ca) pin脚为高时，会根据MR11的OP[6:4]的值来对CA bus的终端电阻使能和阻值调整。

2024-05-10 15:34:47 3574

原创 LPDDR4学习笔记（五）

MRR与BL=16的突发读操作相同，data会在MRR命令第二个上升沿之后RL+tDQSCK+tDQSQ后到达DQ bus。MRR操作是不可被打断的。power down之后除了需要满足tXP外，这里还需要一个tMRRI，这个时间参数实际上和tRCD是类似的，tMRRI=tRCD+3tCK。通过命令来完成对模式寄存器的选择和data传输。对只读模式寄存器写将不会有任何影响。在DQ bus上数据被扩展到了两个tCK，方便controller去采样。DBI功能是否支持由厂商决定。

2024-05-07 17:47:34 1223

原创 LPDDR4学习笔记（四）

但是刷新命令是可以提前或者延后的，如果当前bank空闲，可以在一个tREFI中插入八个刷新命令，这个八个刷新命令间隔需要满足tRFC，那么在后续“忙”的时候，就可以延后刷新命令，以支持推迟8个刷新命令为例，那么即最大9×tREFI窗口内可以不进行刷新操作，也就是如下图所示的。ddr刷新是按照行来进行的，ddr内部有一个refresh counter来记录当前刷新行号，同时还有一个bank counter用来记录bank的刷新情况，当所有的bank刷新一次之后，bank counter会清0。

2024-05-07 15:58:46 2853 1

原创 LPDDR4学习笔记（三）

3.当mask function enable、write invert enable时，发送masked write command，如果data bus的[7:2]/[15:10](lower byte/upper byte)这个field的1的个数大于等于4时，DMI作为mask function，否则DMI作为invert function。下图是摘自命令真值表，是三个基本的读写命令，这三个命令均有一个AP field，当AP为低时，lpddr4在完成命令之后会保持bank的active状态；

2024-04-26 17:05:18 1842

原创 LPDDR4学习笔记（二）

2.Tb时刻开始，RESET_n需要保持为低至少200us至Tc，所有的输出在RESET_n为低期间全部保持高阻态Z，Tc前也就是RESET_n变为非有效值之前至少10ns，CKE需要设为低。这个时序图中，第一次发出BL=32的突发读，由于双沿传输，因此本次突发传输需要16个时钟即可传完，因此控制tCCD=16，使得下一次传输刚好和前一次传输连续，提升传输带宽。3.Tc时刻，复位释放，需要至少等待2ms才可以断言CKE，并且在CKE断言之前CS信号保持为低，CKE断言之前，clk需要稳定至少五个周期。

2024-04-23 13:56:30 2381

原创 LPDDR4学习笔记（一）

DDR：2倍预取，改进了io采样方式为双沿采样，相比SDR，增加内部存储单元容量为原来的一倍，同样的内部工作速率，取出2倍SDR的数据，经过并串转换分配到io口，此时io时钟频率相比于sdr不变。DDR2：4倍预取，继续翻倍存储阵列，内部工作速率不变的情况下，一次取出4倍于sdr的数据，经过并串转换，同时io时钟频率翻倍，结合双沿，io速率达到sdr的4倍，实现4倍预取。DDR3：8倍预取，同理，io时钟频率最终提升至sdr4倍，结合双沿实现8倍预取。SDR：1倍预取，即io速率和内部工作速率一致。

2024-04-19 17:33:39 2454

原创 VCS user guide 初次学习笔记（debug with verdi）

以三步flow为例，需要在analysis和elaborating阶段均需要 -kdb ，在仿真阶段，有两种flow，其一较为常用，仿真生成FSDB文件，仿真结束后Verdi打开即可（verdi -dbdir *.daidir -ssf *.fsdb）；指定了-kdb选项后，verdi会产生KDB，并且会把synopsys_sim.setup文件指定的库文件中的design dump。两步flow中，vcs产生KDB存放在simv.daidir/ (例如simv.daidir/kdb.elab++)

2024-04-16 14:07:31 1215