【Verilog-HDLBits刷题】2022.02.26学习笔记

甜筒酱

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分类专栏：刷题--【Verilog-HDLBits】文章标签：学习 fpga开发 verilog

于 2022-02-27 15:01:50 首次发布

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本文探讨了如何将数字电路抽象为组合逻辑和时序逻辑的三段式状态机，特别关注于接收数据过程中状态转移的调试与测试，通过Quartus中的testbench实践分享经验。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

1、状态机图示如下图
（所有的数字电路都可以抽象为组合逻辑+时序逻辑）
在这里插入图片描述
转换一下：

三段式状态机：第二段组合逻辑状态转移，再加上时序逻辑保存当前状态。万物皆可状态机。

关于接收数据的那道题改了好多遍，出来的波形都不对，打算明天在quartus里面跑一遍，写个testbench试试。

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