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原创 DDR读写效率测试总结

本次测试方法为:尽力读写,读写地址随机,不关心是否读写错误,统计1秒内读写的数据量。读写数据量:69308272 + 69308034 = 138616306拍。读写数据量:93464475 + 93464269 = 186928744拍。读写数据量:57977440 + 57977315 = 115954755拍。读写数据量:98617833 + 98617599 = 197235432拍。(1)包长1024Byte;读写数据量:45503727 + 45503741 = 91007468拍。

2025-07-22 16:10:47 992

原创 UEStudio中设置system verilog / verilog 语法高亮

除非您另有指定,否则 config 目录将用于您的 wordfile 的工作副本,因此您的新 wordfile必须保存在此目录中,而不是 Program Files 目录中。要准确查看 UltraEdit 在哪个目录中查找您的 wordfile,请转到 Advanced » Configuration » Editor Display » Syntax Highlighting,然后查看“wordfiles 的完整目录路径”设置。3、打开软件,高级--配置--编辑器显示--语法高亮。

2023-08-01 17:16:28 1646 1

原创 system verilog语法学习笔记

C语言学习—结构体的定义与使用_98同学的博客-优快云博客 enum枚举类型用法_枚举类型enum用法_KuoGavin的博客-优快云博客

2023-07-30 18:09:32 268 1

原创 FPGA时序约束

FPGA时序约束

2022-09-05 09:06:31 369

原创 generate...for的用法

generate...for的用法

2022-08-16 16:41:16 386

原创 异步复位同步释放电路图

异步复位同步释放电路图

2022-07-26 10:59:21 958

原创 FPGA笔试题---序列检测(FSM状态机)

FPGA笔试题---序列检测(FSM状态机)

2022-07-10 16:29:19 1185

原创 FPGA开发-Simulation

FPGA开发-Simulation

2022-06-26 21:56:21 339

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