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原创 传统网络架构三平面：管理平面、控制平面、数据平面

主要包括设备管理系统和业务管理系统，设备管理系统负责网络拓扑、设备接口、设备特性的管理，同时可以给设备下发配置脚本。业务管理系统用于对业务进行管理，比如业务性能监控、业务告警管理等。设备根据控制平面生成的指令完成用户业务的转发和处理。例如路由器根据路由协议生成的路由表对接收的数据包从相应的出接口转发出去。IGP、BGP、BFD、STP生成树协议、VLAN协议、ARP协议、路由协议、组播协议等。主要功能为协议处理与计算。比如路由协议用于路由信息的计算、路由表的生成。依据控制面指令，转发和处理数据。

原创 监听式（Snooping）和目录式（Directory）缓存一致性方法的对比

监听式（Snooping）和目录式（Directory）缓存一致性方法的对比通过总线广播监听其他缓存的操作（读写），本地缓存自主响应。集中式目录记录每个缓存块的状态（如共享、独占、无效），由目录协调访问权限。1.典型协议：MESI（修改独占共享无效）、MOESI。1.典型协议：基于目录的MOESI变种。2.依赖总线信号（如ACKRFO2.需维护目录表（如位图、链表）。1.广播监听（总线或片上网络）。1.点对点通信（请求方与目录交互）。2.

原创 新质生产力

新质生产力，数字产业化、产业数字化

原创 DDR5的PMIC5100电源调压

PMIC5100集成三组开关电源（SWA/SWB可合并为双相电源）和两组LDO输出（1.8V/1.0V）。主机通过SPDHUB连接的I2C/I3C接口可调节输出电压：SWA/SWB默认1100mV（800-1435mV，5mV步进），SWC默认1800mV（1500-2135mV，5mV步进），LDO输出电压1.7-2.0V/0.9-1.2V（100mV步进）。该设计支持灵活的电源管理配置。

原创 mi互联网七字决-专注、极致、口碑、快

原创 boot raid、data raid、acce raid and hardware raid、software raid、hybrid raid

boot raid、data raid、acce raid and hardware raid、software raid、hybrid raid

原创 DDR5 ECC能力

DDR5支持ON-die ECC，内部实现存储空间的保护，单bit纠正，双bit检测；DDR5 RDIMM最高支持4bit符号内错误纠正；DDR5 SODIMM/UDIMM最高支持2bit符号内错误纠正；

原创 【工程基础-PCB】1 PCB基本组成

PCB核心材料主要包括芯板（Core）和半固化片（PP）。芯板由铜箔和绝缘层（固化树脂+玻璃布）构成，双面包铜，具有特定硬度和厚度，铜箔纯度要求高（电解铜箔＞99.8%，压延铜箔＞99.9%）。半固化片（PP）是树脂与玻璃纤维布的复合材料，在高温高压下粘合芯板或铜箔形成多层板。玻璃布型号多样（如106、2116等），树脂分为A、B、C三阶固化状态，生产中主要使用B阶PP。外层铜箔先通过PP与内层粘合，再进行蚀刻加工。

原创 内存纠错检错方法-SSCDSD

18个16 bit symbol组成一个288bit的ECC word，包含256bit的data，32bit的ECC（16CRC+16Parity），36个4 bit symbol组成一个144bit的ECC word，包含128bit的data，16bit的ECC（8CRC+8Parity），18个8 bit symbol组成一个144bit的ECC word，包含128bit的data，16bit的ECC（8CRC+8Parity）下图以4 bit Symbol为例，

原创 【可靠性】100 flash 的浮栅存储原理

原创 【PCIE 系统】111 PCIE 设备 TYPE 0、TYPE 1

PCIe设备分为Endpoint和Bridge两种类型。Endpoint是终端设备（如显卡、网卡），直接与主机通信，不转发事务；Bridge是桥接设备（如交换机、根端口），负责连接不同层级并转发PCIe事务。两者的主要区别在于：Endpoint不含桥接寄存器，用于直接连接；Bridge包含桥接寄存器，用于拓扑扩展和资源分配。

原创 【PCIE系列】1---PCIE系统拓扑结构分析

本文介绍了PCI Express拓扑架构，主要由根复合体(RC)、端点设备、交换机(Switch)和桥接器组成。根复合体连接CPU/内存系统，支持PCIE端口；端点设备分为传统型、专用型和集成型(RCiEPs)；交换机通过虚拟桥设备实现数据转发；桥接器提供PCIe与PCI/PCI-X架构的连接。整个架构通过点对点链路实现组件互连，形成层次化拓扑结构。

原创 Side band ECC、Inline ECC、On-die ECC、Link ECC

Side band ECC、Inline ECC、On-die ECC、Link ECC特点汇总

原创 AMD处理器可靠性扩展手段

处理器可靠性扩展手段

原创 【PCIE系列】104 PCIe 的L状态（链路状态）和D状态（设备状态）

PCIe的L状态和D状态分别管理链路和设备的电源状态。L状态(L0-L3)控制链路功耗层级，从活跃状态逐步进入深度节能；D状态(D0-D3)管理设备功耗，从全速运行到完全断电。主要区别在于：L状态针对链路控制，D状态针对设备控制；D3Cold比L3更省电但恢复更慢；D3Hot可辅助电源唤醒，而L0s/L1需主电源支持。两者共同实现PCIe接口的分级电源管理。

原创 PCIE software 、TLP、Link、Phy层解析及数据流解析

这篇文章描述了PCIe协议中TLP数据包的完整传输流程。从Requester端的事务层封装数据、数据链路层添加序列号和校验码，到物理层进行编码传输；以及Completer端物理层接收解码、数据链路层进行CRC校验和ACK/NAK反馈机制，最后事务层将有效数据传递给软件层。整个过程涉及多层协议处理，包括错误检测、流量控制和数据重传机制，确保了数据传输的可靠性和完整性。

原创 需求初步探讨-从OR-AR

本文介绍了需求管理的四个关键概念：OR（产品包需求）、IR（初始需求）、SR（系统需求）和AR（分配需求）。OR是收集整理内外部原始需求的基础；IR是对原始需求重新描述分析的资源池；SR将IR细化成可测试的具体需求；AR则将SR分配到子系统和开发组。这四个层次构成了从原始需求到开发实现的全流程管理框架。

原创 【PCIE系列】102 PCIE接收端检测机制分析

PCIE接收端检测机制是确保数据传输稳定性的关键环节。该机制通过发射器检测电路实现，主要任务是检测接收端是否存在与ZRX-DC参数（40Ω-60Ω）等效的直流阻抗负载。在检测过程中，发射器根据VTX-RCV-DETECT参数调整D+和D-的共模电压，并通过电压变化速率判断接收端是否存在。若差分对中任一导体的负载阻抗超过ZRX-DC，则判定无端接负载。检测序列必须在差分对的双导体上执行，以确保链路的稳定性。测试过程中，通过断开负载并使用51.7Ω电阻代替负载，计算发送端阻抗和接收负载，以验证检测机制的准确性。

原创 X86中断体系

GPIO时间、PCI 中断、传统中断IRQ、MSI/MSI-X消息中断、NMI不可屏蔽中断、SCI系统控制终端（OS及上层处理）、SMI系统管理中断（底层BIOS处理）Int Msg：消息中断。Ext Int：外部中断。3、APIC中断源分类。Local 和 IOx。1、X86中断系统图。

原创 自动驾驶等级

自动驾驶技术就可短暂接管一些驾驶任务，眼和手可短暂获得休息，但是仍需做好随时接管驾驶任务的准备，时刻准备着，因为还不足以应对变化的交通路况。L5级别的自动驾驶汽车不需要驾驶员的注意——“动态驾驶任务”被取消了。他们将摆脱地理围栏，能够去任何地方，做任何有经验的人类驾驶员能做的事情。在驾驶和泊车的过程中，干预或提醒驾驶员：R/LDW、ELK、半自动泊车等。L0代表没有自动驾驶加入的传统人类驾驶，而L1-L5则随自动驾驶的技术配置进行了分级。L3级别的汽车有环境感知的能力，能够根据环境感知做出更明智的决策。

原创 【PCIE系列】109 PCIE serdes rate and jitter

RATE（Gmts）2.5581632Jitter（ps）863.110.50.15。

原创 DPM（Defects Per Million，每百万缺陷数）和PPM（Parts Per Million，百万分之一）

定义：每百万次机会中出现的缺陷数量。用途：衡量过程或产品的缺陷密度，适用于统计缺陷发生的频率，尤其关注“缺陷机会”的多少（如一个产品可能有多个潜在缺陷点）。公式：DPM=(缺陷数总机会数)×1,000,000DPM=(缺陷数/总机会数)×1,000,000示例：生产10,000个电路板，每个板有100个焊接点，发现50个焊接缺陷，则总机会数为10,000 × 100 = 1,000,000，DPM = (50/1,000,000) × 1,000,000 = 50。

原创 质量问题分析与改进常见方法

管理归零五条要求：“过程清楚、责任明确、措施落实、严肃处理、完善规章”。准确、机理清楚、问题复现、措施有效、举一反三”。D5：选择和验证永久纠正措施。D4：确定并验证根本原因。D0：征兆紧急反应措施。D3：实施并验证临时措。D6：实施永久纠正措施。技术归零五条要求：“

原创 【PCIE系列】110 PCIE Lane Reversal

Lane Reversal is a Link negotiation behavior that creates a condition where if a Linkfails to train, the Link is then forced to train again with its Lanes re-ordered in theopposite order. For an 8x situation with a Link wired as Lanes 0 through 7, LaneReve

原创 【PCIE系列】108 PCIE 链路管理带宽状态和链路自主带宽状态

对于端点、PCI Express到PCI/PCI-X桥接器以及交换机的上游端口，此位不适用并保留。此位的默认值为0b。(b) 否则，如果带宽变化不是由下行端口发起的，并且连续收到的两个TS1有序集（Symbol 4 bit 6）中的自主变更位是0b，那么链路带宽管理状态位也应设置为1b。该位由硬件设置，以指示硬件已自主改变链路速度或宽度，而端口并未经过DL_Down状态的转换，且这种改变不是为了纠正不可靠的链路操作。(a) 如果带宽变化是由下行端口因可靠性问题而引发的，那么链路带宽管理状态位应设置为1b。

原创 【PCIE系列】106 PCIE错误系统

2、如果使用firmware first mode去处理aer，就必须使能rootctl，让故障能传递到一个global aer的模块，再由这个global模块触发smi中断通知bios。1、os native mode去上报pcie aer，在这种模式下，pcie故障是通过对应的rootport触发msi上报故障，rootctl寄存器是不需要的；使能Non-Fatal和Fatal错误上报（通过这个bit或者Device Control寄存器的相应bit），控制error Message是否发送。

原创 【PCIE系列】101 ECRC和LCRC分析

当TLP报文进入Switch时，Switch并不会修改ECRC，并完整把TLP报文发出去。换言之，TLP经过路径上的Switch内容不会发生任何改变，甚至ECRC是错误的，Switch也视而不见继续发出去。ECRC是End-to-End CRC，是检测TLP报文的内容是否在Requester和Completer之间的路径上是否损坏。并没有重传机制，因此是不可修正错误。LCRC是Link CRC，是用来检测在两个设备之间的链路（Link）上发生的错误，这些错误大多是由于物理层的信号质量问题引起的。

原创 【PCIE系列】103 从RP、UP、DP错误覆盖范围理解PCIE的primary side和secondary side

学习pcie的过程中经常看到primary和secondary的字眼，但规范中未见明确的定义，通过下述三种端口类型来分别解析。UP：switch的上行链路为primary，switch的内部逻辑为secondary；DP：switch的内部逻辑为primary，switch的下行链路为secondary。RP：RC相关的内部逻辑为primary，RP相关的链路为secondary；

原创 四元组、五元组、七元组

IP是网络层协议，IP头中的协议号用来说明IP报文中承载的是哪种协议,协议号标识上层是什么协议（一般是传输层协议，比如6 TCP，17 UDP；目的主机收到IP包后，根据IP协议号确定送给哪个模块（TCP/UDP/ICMP...）处理，送给TCP/UDP模块的报文根据端口号确定送给哪个应用程序处理。TCP/UDP是传输层协议，TCP/UDP的端口号用来说明是哪种上层应用，比如TCP 80代表WWW，TCP 23代表Telnet，UDP 69代表。源IP地址、目的IP地址、协议号、源端口、目的端口，

原创 FinFET技术

核心内容：通过增加Gate对Drain-Source沟道的控制面积，实现先进工艺。

原创 自动驾驶等级

L5级别的自动驾驶汽车不需要驾驶员的注意——“动态驾驶任务”被取消了。全自动驾驶汽车正在世界上的几个地区进行测试，但目前还没有任何一款完全自动驾驶汽车向公众开放。自动驾驶技术就可短暂接管一些驾驶任务，眼和手可短暂获得休息，但是仍需做好随时接管驾驶任务的准备，时刻准备着，因为还不足以应对变化的交通路况。L0代表没有自动驾驶加入的传统人类驾驶，而L1-L5则随自动驾驶的技术配置进行了分级。在驾驶和泊车的过程中，干预或提醒驾驶员：R/LDW、ELK、半自动泊车等。L3级别的汽车有环境感知的能力，

原创 CPER（Common Platform Error Record）接口与APEI（Advanced Platform Error Interfaces）接口分析

CPER（Common Platform Error Record）接口与APEI（Advanced Platform Error Interfaces）接口在硬件和软件错误处理中扮演着不同的角色，但它们之间存在紧密的关联。

原创 AI大模型体系总览

AI大模型体系

原创 国内Ai厂家概览

国内AI厂家概览

原创 产品垂直整合交付领域框架

产品交付领域框架

原创 OCP Secure boot必要特性

secure boot

原创 HPC-高性能计算信息汇总

高性能计算信息汇总

原创 关键基础设施GCH八大件清单

SNDesc1CPU2内存3FLASH4时钟5电源6转发7交换8PHY。

原创 国产处理器厂家汇总简介

国产处理器厂家汇总

原创 国产处理器厂家思维导图

杂散小厂几十家，以草台班子为主，目前没有发现杂散小厂能提供高质量处理器。