Chloeت-优快云博客

原创【2025年11月第2周】调试Xilinx K7 vivado 2019.2时序约束相关问题汇总

订正：让 clk_wiz_1 为 MIG 提供时钟。订正步骤：1）检查约束通过TCL命令checking_timing检查约束。显示如下：报告说明：no_input_delay和no_output_delay严重程度较高。unconstrained_internal_endpoints严重程度中等通过TCL命令report_methodology检查约束该报告会生成UFDM报告，该报告包含了TIMING和XDC条目，会显示在时序约束方面的不规范设计，尤其是其中Bad practice部分。

2025-11-19 16:23:06 867

原创【2025年11月第1周】cameralink medium模式FPGA代码设计学习

本文介绍了一个基于FPGA的CameraLink接口设计项目。系统使用两片DS90CR287芯片发送像素数据，采用DS90LV048接收控制信号，SN65LVDS179D处理串行数据。设计主要包含三类接口：1）视频数据传输部分，将32位DDR3数据拆分为两个16位通道分别处理，并同步LVAL、FVAL、DVAL控制信号；2）相机控制信号接收部分；3）串口通信部分，实现采集卡与相机间的双向UART通信。系统通过两个base模式组合实现medium模式的数据传输，详细展示了数据分配逻辑和信号映射的硬件实现方法。

2025-11-03 11:28:22 288 1

原创【2025年10月第5周】两片DDR3 SDRAM并联使用FPGA代码设计流程及相关问题汇总

本文介绍了基于Kintex-7 FPGA（XC7K325T-2FF676）和DDR3存储器（MT41J256M16MBI）的硬件接口设计及软件控制实现。硬件部分详细说明了DDR3的数据、地址、控制和时钟信号组分配，包括32位数据总线、15位地址总线和关键控制信号。软件方面重点介绍了通过Xilinx MIG IP核简化DDR3控制的方法，包括时钟管理、地址转换和读写操作处理，用户只需通过简单的接口与MIG交互。最后给出了一个FPGA端的写控制模块代码实现，该模块使用异步FIFO完成16位用户数据到256位DD

2025-10-27 19:48:37 1080

原创【2025年10月第4周】使用Xilinx S7 vivado 2019.2调试核（ILA/VIO）相关问题汇总

而该VIO输出直接驱动了输入信号（如FST、sys_rst_n、ADC数据等），这是错误的。我们需要重新设计VIO的使用方式，只使用VIO来控制内部参数和模式，而不是驱动输入信号。-对于数字电位计，我们原本就有VIO控制偏置电压的需求，但之前只分配了5位，现在改为7位，并通过寄存器来安全地控制。添加时钟，选择输入/输出探针数量、宽度，将输入信号探针按位连接至待测信号，将待测信号整合赋值给输出探针。3、确认信号实际有活动。本项目对时钟、待驱动器件控制信号、数据输出信号、SPI通讯信号进行了四种分类。

2025-10-24 09:12:31 418

原创【2025年10月第3周】调试Xilinx S7 vivado 2019.2时序约束相关问题汇总

摘要：本文针对FPGA设计中的时序违例问题展开分析，重点解决建立时间违例。通过检查时序约束报告，发现两个主要问题：时钟信号传输路径过长和VIO输出数据不稳定。采取了三步解决方案：1）优化代码结构，减少组合逻辑层级；2）增加ADC时钟寄存器以降低扇出；3）调整时钟约束文件，重新定义输出延迟约束。最终成功消除了设计信号的时序违例，但ILA和VIO相关路径仍存在少量违例。文章详细解释了建立时间违例的成因及解决方法，为数字电路时序优化提供了实用参考。

2025-10-14 13:45:47 755

原创【2024第23周】＜基于FPGA的数字图像处理原理及应用＞-直方图操作

【代码】【2024第23周】＜基于FPGA的数字图像处理原理及应用＞-直方图操作。

2024-06-22 16:25:48 235

原创【2024第18周】＜基于FPGA的数字图像处理原理及应用＞-系统仿真

模拟可配置的视频流模块]所需信号包括：基本视频时序（行同步信号、奇偶场同步信号、垂直同步信号、像素时钟信号、有效像素数据），视频时序参数（视频水平分辨率、视频垂直分辨率、场扫描频率、总行时间、总列时间、行消隐脉冲、场同步脉冲）[模拟视频捕获模块]所包含包括：异步时钟域转换（带宽匹配、跨时钟域转换电路）、对像素数据格式解析（位宽转换）、色度重采样、处理其他辅助信息（命令行缓存与读取电路）*视频像素时钟计算：单场时钟所需时钟数= 图像行像素×图像列像素，1s的数据总量=单场时钟所需时钟数 × 扫描频率。

2024-06-08 10:58:46 479

原创【2024第16周】＜基于FPGA的数字图像处理原理及应用＞-基于FPGA的千兆以太网的实现

UDP 协议则是一种无连接的传输层协议，提供面向事务的简单不可靠信息传送服务，因为无需连接，传输速度较 TCP 快，占用资源量较TCP 少，适合实时数据的传输，如视频通话。要发送的数据是加载在UDP协议中，UDP协议又是加载在IP协议中，IP协议加载在MAC协议中，是一种层层包含的关系，下面对MAC、IP、UDP协议一一详细讲解。1）版本：4位IP版本号，设置为0x4时，表示 IPv4，设置为0x6，表示IPv6，目前使用较多的IP协议版本号是IPv4。第二位表示禁止分片（1表示不分片，0表示分片）；

2024-05-13 17:57:02 790

原创【2024第15周】＜基于FPGA的数字图像处理之算法学习＞-图像插值放大算法

此时的原理图是一个待填充的空白图像。然后依据原图像中已知像素点的值，按照放大倍数找到它们在新图像中的位置并直接进行填充，即像素(4i，4j)的值直接取自原图像，但是所产生的空白像素点，其值是未知的(如点p)，这时可根据已知像素点的值采用插值算法进行估算，逐步填充空白网格直至完整，从而完成图像放大的处理。此时图中存在原像素点和待填充像素点两种位置，把新产生图像坐标用（u,v）表示，比较原像素坐标放大后的坐标（x’,y’）和新产生像素坐标的距离，找到最近的，作为新像素点灰度值。【常见类型及优缺点】

2024-04-26 19:29:00 704 1

原创【2024第14周】＜基于FPGA的数字图像处理原理及应用＞-映射技术设计技巧

不同于软件算法中将参数作为形参传入算法，FPGA设计中需要将参数作为编译参数，参数的确定和调试工作交给软件完成，以降低资源的消耗。*资源消耗过多会给时序收敛带来挑战，原则上资源消耗为FPGA50%的总资源是合理的，超过80%就要考虑资源优化问题。通过使用复用器可以让设计中的多个部分共享一个昂贵的资源，但需要满足以下条件：1.建立该资源的开销 > 共享该资源的开销；3.区域复制：在某些 FPGA 架构中，可以通过将逻辑放置在特定的物理区域来实现资源的副本。这种方法可以通过布局约束或者综合时的区域指令来实现。

2024-04-23 21:04:27 399

原创【2024第13周】＜基于FPGA的数字图像处理原理及应用＞-存储器映射

【注意点】异步缓冲基本原则是防止缓存上溢（缓存上溢发生在试图将新数据加载到缓存中时，但是缓存已经满了，无法再容纳更多的数据）和下溢（缓存下溢则是指当试图从缓存中读取数据时，但发现所需的数据并不存在于缓存中）：增加FIFO深度可以有效解决溢出问题。[使用多端口存储器]：单个存储器提供了多个存取接口，即多个地址线和数据线，多端口能够同时提供读写功能，但存在访问冲突的风险。将行缓存连接成菊花链式：第一个行缓存的写入时刻是输入数据din的有效时刻，其他的行缓存写入时刻发生在上一个行缓存的读出时刻。

2024-04-22 18:44:33 481

原创【2024第12周】＜基于FPGA的数字图像处理原理及应用＞-计算技术

对于Altera的器件来说，可以生成mif或hex格式的文件，对于Xilinx的器件，可以生成.coe格式的文件。eg.dout = din/25 可转换为dout = 2^10 × din/(25 × 2^10) = din × 40.96 × 2^-10 ，即din×（2^5 +2^3 + 2^-1 +2^-2 +2^-3 +2^-4 ）×2^-10。[方式]1.把与定常数的乘法或除法转化成乘以“2的倍数”或除以“2的倍数”，以在硬件中通过移位和加法实现替代。2.把乘法运算转换为移位和加法实现。

2024-04-07 20:34:52 519

原创模拟视频芯片ADV7392 PAL输出调试过程

【本次选择使用HSYNC和VSYNC信号，标清从机模式2】在这种模式下，ADV7390/ADV7391/ADV7392/ADV7393接受水平和垂直同步信号。这四个副载波频率寄存器必须按顺序更新，从副载波频率寄存器0开始，至副载波频率寄存器3结束。输入数据宽度：【本次选用10-bit 4：2：2 YCrCb 数据输入】该输入模式下，将交错像素数据输入引脚P15至引脚P6，引脚P6为LSB。标清副载波频率控制：【本次不选用】在副载波频率锁定(SFL)模式下(子地址0x84位[2:1] = 11)，

2024-04-04 10:59:36 2704 1

原创【2024第11周】＜基于FPGA的嵌入式图像处理系统设计＞-算法映射

【识别算法结构】：1）将尽可能多的操作转化为流水线、流处理从而消除中间的帧缓存器（转化标准：任何可以按照图像窗口扫描的顺序处理数据来实现的操作都可以使用流处理。2）许多循环中的迭代过程可以设计成并行的，通过把输入数据分隔到不同的硬件处理器可以加速计算。实现内容：操作数据量小、控制模式复杂的高级图像处理，具有可变长度循环的任务、需要大量资源的管理复杂的通信协议。【设计算法结构隐含的计算结构】：进一步转换算法以产生可以有效利用具有并行性的高效利用资源的硬件实现架构。【除法】用移位和减法来产生商的每一位。

2024-03-31 18:35:35 590 1

原创【2024第10周】＜基于FPGA的嵌入式图像处理系统设计＞-设计流程

FPGA连接到系统总线上，DMA模块在主系统内存、局部存储器、FPGA内部寄存器将数据调用传输，主机系统配置FPGA，指示要处理的数据的位置，并触发FPGA系统开始执行。[特点]主处理器和协处理器的操作相对独立，并且基于FPGA的协处理器可以使用来自主处理器缓冲中的数据。较为松弛的耦合结构。Tips：在图像处理中，常用多处理器结构或孤立结构，以满足操作层算法的高度并行性。通常由FPGA处理的所有操作，包括可能包含的所有嵌入式软件处理器。1.3.多处理器：FPGA作为多处理器系统中的一个附加的处理器。

2024-03-24 21:27:36 514 1

weixin_47950864的博客