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RSS订阅原创 亚稳态处理
触发器建立时间：在时钟沿到来之前数据输入必须有效的时间；触发器保持时间：在时钟沿到来之后数据输出必须仍然有效的时间。当在同步系统中，建立时间或保持时间不满足时，就可能产生亚稳态，当触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平，触发器输出端无法在某个规定时间段内达到一个可确认的状态。消除亚稳态最简单的方法是使用同步器（一般使用两个同步器就可以），使得在另一个时钟域采样时信号足够稳定。...
2022-01-12 14:23:47
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原创 Verilog动态位宽
vect_1[4+:3]表示，起始位为4，宽度为3，**升序**，则vect_1[4+:3] = vect_1[6:4]vect_1[4-:3]表示，起始位为4，宽度为3，**降序**，则vect_1[4-:3] = vect_1[4:2]
2022-01-12 14:19:11
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原创 SV过程语句
1.逻辑比较操作符等于==，不等于 !=逻辑1为真，逻辑0为假，如果比较值中存在x或z，则逻辑值为1’bx全等===，不全等!==完全匹配四种状态值：0，1，x，z通配符逻辑比较匹配等==？和不匹配等!=？，按位比较，把x和z值当作匹配值，仅仅把右侧操作数中的z和x当作屏蔽信号a=4'b1111;b=4'b11xza==?b//数字相等，只要x和z能通配到1就可以是匹配等，返回逻辑值为1'b1,真2.inside包含inside可以匹配一组数据范围内的任何一
2021-09-15 17:31:29
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原创 SV字符串类型string
string variable_name [=initial_value]；在未赋值的情况下， string类型变量的值初始化为空字符" "系统函数$psprintf( )生成字符串字符串变量类型具有内建的操作符和函数==， !=， compare( ） ，icompare( )；itoa( ）， atoi( ）， atohex( )， toupper( ）， tolower( )；len( ）， getc( ）， putc( ）， substr( )；...
2021-09-15 15:11:01
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原创 SV枚举类型
抽象变量代表一个数值序列，用户可以定义每一个数值enum{RED,GREEN,BLUE}RGB//RED=0,GREEN=1.,BLUE=2枚举类型支持first，last，next，prev操作枚举类型默认的值为int，若未在声明中指定数值，则第一个值为0，第二个值为1，依次递增；若在声明中需要指定数值，则必须满足所有的数值必须唯一这一条件，对于没有指定的元素，其数值是按照前一个元素的数值加1enum{ONE=1,FIVE=5,TEN=10}state;//可用于状态机enum{A=1.
2021-09-15 15:09:15
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原创 SV结构体
struct是有一组变量或常数组成的集合，可以作为一个整体进行操作，也可以操作其中一部分将逻辑上相关的信号放在一起，比如总线协议struct{ int a,b; logic [7:0] opcode; logic [23:0] address; bit error;}Instruction_Word使用结构体的名字操作整个变量<structure_name>.<variable_name>Instruction_Wo.
2021-09-15 15:08:31
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原创 SV数组方法
1.数组递减方法 （用于非合并数组：固定数组、动态数组、队列和联合数组）求和sum，求积product，与and，或or，异或xora.sum单比特数组的求和返回单比特的数值求最大值max，求最小值min，唯一化uniquebit on[10];int summ;initial begin foreach(on[i]) on[i]=i;//0,1,0,1,0,1,0,1,0,1 $display(on.sum);//1 summ=on.sum;//summ=1endint
2021-09-13 17:46:34
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原创 SV数据类型练习
主模块：module data_type;//开关闭合状态，各模块均未开始bit b_signed_vs_unsigned = 0;bit b_bit_vs_logic = 0;bit b_enum_type = 0;bit b_struct_type = 0;initial begin:signed_vs_unsigned byte b0;//有符号 bit [7:0] b1;//无符号 wait(b_signed_vs_unsigned == 1);
2021-09-08 08:57:45
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原创 异步FIFO的verilog实现
1.FIFOFIFO(First In First Out)，即先入先出存储器，就可以把它当成一个管道，数据比作管道里的水，先流进去的就先流出去。FIFO存储器分为写入专用区和读取专用区。读操作与写操作可以同步（同一时钟控制）或异步（不同频率时钟控制）进行，写入区上写入的数据按照写入的顺序从读取端的区中读出，类似于吸收写入端与读出端速度差的一种缓冲器。计算机的串口，一般也都具有FIFO缓冲器...
2021-04-19 17:54:05
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原创 VerilogHDL实现分频器
分频即分割频率，把周期增大，频率减小。由于晶振产生的时钟信号频率是固定的，因此当需要其他周期的时钟信号时就需要分频。例如，一个时钟源的周期为1ms，其频率为1000Hz，经过二分频，1000Hz频率就会减少为500Hz，周期增加为2ms。二分频的简单实现如下：功能模块：module div_clk2(clk_out,clk_in,rst);output clk_out;input clk_in,rst;reg clk_out;always @(posedge clk_in)begin i
2020-12-28 10:11:18
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空空如也
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