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RSS订阅原创 异步FIFO设计
先贴张图异步FIFO要注意的几点：一般来说都是写的快读的慢，这样就会涉及到最小fifo深度计算的问题 没有写地址和读地址，仅仅使用写使能和读使能来控制 跨时钟域使用格雷码和两步D触发器进行同步 读空写满信号设置module asyn_fifo( input wire clk_w,//50mhz input wire clk_r,//25mhz input wire rstn, input wire r_en, input wire w_en,
2021-10-13 10:28:42
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原创 同步FIFO设计
同步fifo的设计不涉及异步问题，我们可以直接用计数器来保存存储器中数据的个数，这里要注意的是只读或者只写时count才有变化，并且在写满之后计数器的值不能再增加，读空同理。基本步骤就是：1、添加写信号，读信号 2、设计计数器 3、设计写满、读空信号4、地址、数据处理module syn_fifo( input wire clk, input wire rstn, input wire r_en, input wire w_en, input wire [.
2021-10-12 15:55:27
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原创 兆易创新2022数字芯片笔试题
1、如下图assertion，请问图示波型哪个周期可以判定success？具体语法可点击下面链接：systemVerilog Assertion （SVA）断言语法_TroubleMaker-优快云博客3、信号a是一个变化频率1MHz的无限序列，使用verilog实现，检查并计数序列中1110110的个数。可以用状态机来实现，但是使用移位寄存器更加简便，具体代码如下：module seq( input wire clk, input wire rstn,
2021-10-04 14:59:31
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原创 分治算法verilog实现
分治算法主要是采用流水线设计的思想，加速最大值、次大值的计算过程。具体实现流程，如下图所示，我们首先要做一个4输入，两输出的用来比较两组已知最大、次大值得meg，输出为最大、次大值。第二步，若数据个数N为偶数，则直接输入，若为奇数，则要扩展后再输入，具体扩展方法一般采用尽量小的数进行扩展。第三步，将输入的N个数据按照顺序，两两比较大小，将比较后的数据按照顺序分为N/4组输入到meg中，依次类推，最终得到结果。例如，输入为8个数据，8 + 4 + 2 +1，则周期数为3....
2021-10-01 18:34:03
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原创 任意倍数分频器设计
我们假设N为分频倍数，第一步判断N的奇偶性。第二步设计分频电路，若N为奇分频，我们可以通过分别计数上升沿和下降沿计数（N-1），当计数值满足(nege_cnt or pose_cnt)<（(N-1）>>1)时，我们就拉高odd_clk,否则odd_clk为0。若N为偶分频，我们只需要计数上升沿到（N-1），当计数值cnt满足cnt<(N>>1)，even_clk为高，否则为低。第三步，利用三元运算符给最终输出时钟赋值。module div_fre(
2021-09-29 16:54:36
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原创 乐鑫笔试2022代码题
modulesec_min(inputclk,//时钟信号inputrst_n,//复位信号input[9:0]din,//10bit无符号数inputdin_vld,//输入数据有效信号outputwire[9:0]dout,//次小值outputwire[8:0]cnt//次小值出现的次数，溢出时重新计数);reg[9:0]min,sub;reg[8:0]min_cnt,su...
2021-06-29 15:47:56
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空空如也
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