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RSS订阅原创 verilog hdl高级数字设计（二）
verilog hdl高级数字设计（一）博文讲述了基于HDL的ASIC设计流程，那对于IC的工艺选择也是设计者的考虑因素。现对IC的工艺选择进行介绍：下图为IC实现的不同工艺，同时给出了从可编程逻辑器件(PLD)到全定制IC制造工艺的、可用来构建数字电路的硅物理实现的各种可选方案。固定架构的可编程逻辑器件适用于低端市场(即低规模且低性能需求)。这些产品相对来说价格低廉，面向小规模设计。ASIC设计实现的物理方式有：(1)高性能电路的全定制版图；(2)标准单元结构；(3)门阵列(现场可编.
2022-05-05 16:18:48
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原创 verilog hdl高级数字设计（一）
用硬件描述语言（HDL）建立行为级模型是现代专用集成电路设计的关键技术。越来越多的设计者会选择使用基于HDL的设计方法去创建基于语言的高层、抽象的电路描述，以验证其功能和时序。故在学习数字电路设计时必须了解如何在设计流程的关键阶段使用HDL；选用HDL的显著优点为：基于语言描述的电路及其优化可以自动地进行综合，而不用经历人工设计方法中...
2022-05-04 16:56:54
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原创 makefile学习笔记
🖌概述： makefile关系到整个工程的编译规则，一个工程的源文件不计数，其按类型、功能、模块分别放在若干个目录中，Makefile定义了一系列的规则来指定，哪些文件需要先编译，哪些文件需要后编译，哪些文件需要重新编译，因其就像shell脚本一样，也可以执行操作系统的命令。Makefile最大的好处就是“自动化编译”，一旦写好，只需要一个make命令（make是一个命令工具，用于解释Makefile中指令的命令工具），整个工程完全自动编译。目录1、背景介绍1.1 make的本质1.2 程序
2022-04-29 22:19:31
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原创 GIT学习笔记之仓库的使用
目录一、远程仓库1）仓库的传输是通过SSH加密的形式进行传输2）本地库与远程库之间的初始化操作3）git clone：将远程仓clone至本地仓库二、分支管理2.1 创建与合并分支2.2 分支管理命令2.3 合并分支命令三、git常见误区3.1 删除文件后命令3.2 合并分支时冲突3.3 分支管理策略一、远程仓库同一个git仓库可以分布到不同的机器上，最早，肯定只有一台机器有一个原始版本库，此后，别的机器可以“克隆”这个原始版本库，而且每台机...
2022-04-29 18:04:45
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原创 GIT 学习笔记
🖌 git是目前世界上最先进的分布式版本控制系统，另外git还有极其强大的分支管理，把SVN（SVN是subversion的缩写，是一个开放源代码的版本控制系统）等远远的抛在了后面。 注：所有的版本控制系统，其实只能跟踪文本文件的改动，比如 TXT文件，网页，所有的程序代码等等 ，若对图片、视频及microsoft的word这些二进制格式文件修改时，版本控制系统是无法跟踪到文件的改动的，若要真正使用版本控制系统，就要以纯文本的方式编写文件。建议用Visual Studio Code代替记事本...
2022-04-28 15:43:07
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原创 FPGA设计高级技巧（五）--使用FIFO结构处理多比特跨时钟域信号
跨时钟域传输数据目前用的最多的方法是使用先入先出（FIFO）结构。FIFO可以用于在两个异步时钟域之间传输多比特信号。通常看到的FIFO应用包括在两个标准总线之间传输数据，以及从可突发访问的存储器中读出数据或者对其写入数据。现对FIFO处理跨时钟域突发数据的能力进行分析：在数据传输中，数据可能到达某个时钟域的间隔是完全随机的，有时候或许会面临一个很大的突发数据块。这种情况下，处在另一个时钟域的接收设备只能以指定的速率来处理数据。异步FIFO的结构如下图所示，一个FIFO被用于缓存数据，这样在
2022-04-26 16:13:25
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原创 FPGA设计高级技巧（四）
目录1.多bit信号跨时钟域同步处理1.1多bit信号融合1.2多周期路径规划1.多bit信号跨时钟域同步处理当在时钟域之间传递多bit数据时，普通的同步器并不能保证数据传递的安全性。在多时钟的设计中，工程师会犯一个错误即同一事务处理含有需要从一个时钟域向另一个时钟域传递的多位跨时钟数据，并忽略了同步采样这些跨时钟位的重要性。跨时钟域传递多bit信号的问题是：在同步多个信号到一个时钟域时将可能偶发数据变化歪斜（skew），这种数据变化歪斜最终会在第二个时钟域的不同时钟上升沿上被.
2021-05-08 10:51:42
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原创 FPGA设计高级技巧（三）
-------------------------------------------------接上一篇博文----------------------------------------------------------1.2、单比特信号跨时钟域的同步处理1.2.3、使用三级触发器对亚稳态进行同步处理衡量一个电子产品的可靠性指标是平均故障间隔时间（mean time between failure，MTBF）;对于大部分应用来说，计算所有跨时钟边界信号的MTBF是非常重要的。1.2.4
2021-05-04 17:32:02
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原创 FPGA设计高级技巧（二）
目录1、逻辑设计中的时钟域1.1、pll对时钟域的管理1.2、单比特信号跨时钟域的同步处理1.2.1、亚稳态及其危害1.2.2、处理亚稳态的经典办法---双触发1.2.3、使用三级触发器对亚稳态进行同步处理1.2.4、如何同步快速信号到慢速时钟域1、逻辑设计中的时钟域单一时钟域是指只有一个独立的网络可以驱动整个设计中所有触发器的时钟端口。FPGA通常需要在两个不同时钟频率系统之间交换数据。在系统之间通过总线I/O接口接收和发送数据，处理异步信号，以及为带门控时钟的低功耗A
2021-04-27 18:22:51
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原创 perl语言的学习（一）
1、标量数据标量（scalar）是perl里面最简单的一种数据类型，对于大部分标量来说，要么是数字，要么是由字符组成的序列（字符串）。在perl中这两者大多情况下都是可以在内部转换的。-----字符串就是独立的一个标量值。标量可以存储在标量变量里，也可以从文件和设备读取或者写入这些位置。1.1、数字类型的标量perl中的总是按"双精度浮点数（double-precision floating-point）"的要求来保存数字并进行运算。即所有数字的内部格式都相同。---双精度浮点数是当初用来编
2021-04-26 11:40:03
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原创 FPGA设计高级技巧（一）
FPGA设计笔记（一）： 前言： 现代fpga的结构越来越复杂，经常会涉及到多时钟域的设计。其中对于功能电路来说，复位结构都必不可少。在同步逻辑设计中如何很好地处理异步复位，甚至在多时钟域之间传递（异步）复位信号也是逻辑工程师经常面临的问题与挑战。 接下来将从fpga逻辑设计的基本指导原则和代码优化方法进行学习；比如时钟域处理、如何进行速度和面积的互换和优化等等；实际应用中需要从FPGA硬件电路设计开始。fpga工程师在对设计进行系统联调时，如果对电路设计不了解，很可能会妨碍逻辑...
2021-04-25 16:17:10
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