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RSS订阅原创 FPGA中的 LUT6
功能类别具体实现内容所需资源 (以 Xilinx 7 系列为例)说明基础逻辑任意 ≤ 6 输入的组合逻辑（与、或、异或等）1 个 LUT6核心功能，延迟固定，资源消耗恒定。多路选择器4:1 MUX1 个 LUT64数据+2选择，共6输入，完美匹配。8:1 MUX2 个 LUT6 + 1 个 MUXF7利用专用多路复用器扩展。算术功能1位全加器（和+进位）1 个 LUT6 + 进位链与专用进位链配合，构建高速多位加法器。存储功能64x1 分布式 RAM1 个 LUT6 (SLICEM)
2025-12-17 16:29:51
809
原创 MATLAB 码密度 + bin-by-bin 校准程序
本文介绍了一个完整的MATLAB TDC校准程序，采用码密度法和bin-by-bin校准技术。程序首先统计原始细计数的直方图分布（Step 1），然后计算累计分布函数CDF（Step 2），最后将原始bin值映射为校准后的均匀分布时间值（Step 3）。该程序包含4个可视化子图，分别展示原始分布、bin频率统计、校准后分布和时间校准曲线。输入为0~N的整数细计数，输出为0~1区间的校准后浮点数值。算法核心思想是通过CDF将非线性时间轴转换为线性均匀分布。
2025-12-10 15:24:57
235
原创 数字电路中的基本逻辑门
本文总结了数字电路中的七大基本逻辑门：与门（AND）、或门（OR）、非门（NOT）、与非门（NAND）、或非门（NOR）、异或门（XOR）和同或门（XNOR）。每个逻辑门均给出了逻辑表达式、功能说明和真值表，并附有速查表说明输出为1的条件。这些逻辑门是数字电路设计的基础，广泛应用于加法器、比较器等电路中。
2025-12-05 19:00:00
804
原创 半加器和全加器
摘要： 半加器和全加器是数字电路中的基本加法单元。半加器仅处理两个单比特输入（A、B），输出和（A⊕B）与进位（A·B），但无法接收低位进位，限制了其级联应用。全加器扩展为三输入（A、B、Cin），输出和（A⊕B⊕Cin）及进位（A·B + (A⊕B)·Cin），支持进位传递，可级联实现多位加法。全加器因集成进位逻辑而复杂度略高，但实用性强，FPGA中常通过专用硬件（如CARRY4）高效实现。两者核心差异在于进位处理能力，决定了其在加法器架构中的适用性。
2025-12-05 14:19:28
343
原创 光子和电子的关系
光子与电子是量子电动力学（QED）中的基本粒子，二者关系密切但本质不同。光子是电磁场的量子，由电子运动产生（如电磁波、原子跃迁发光）；电子则通过吸收或发射光子与电磁场相互作用。虽然光子能激发电子（光电效应），电子也能产生光子（如LED发光），但二者不能直接转换，因光子无质量、无电荷，而电子有质量、带负电。在QED理论中，光子还是电子间电磁力的传递媒介（虚光子）。简言之，光子传递电磁相互作用，电子则产生和吸收光子，二者共同构成了电磁现象的基础。
2025-12-04 11:16:41
294
原创 Verilog 语法总结
Verilog语法速查总结（FPGA工程适用） 本文系统总结了Verilog在FPGA工程中的核心语法要点：1) 模块结构规范，强调端口声明方式；2) 数据类型区分，包括wire/reg关键差异；3) 阻塞/非阻塞赋值的应用场景；4) always块的组合与时序逻辑写法；5) 位操作技巧；6) 流程控制语句；7) 模块实例化方法；8) 参数化设计；9) 复位与初值设置建议；10) 宏定义使用。特别针对工程实践，明确了"时序逻辑必须用非阻塞赋值"等强制性规范，并标注了仿真专用语法。全文采用
2025-12-04 10:37:44
269
原创 D 触发器（D Flip-Flop，DFF）** 的标准真值表
摘要： D触发器（DFF）是一种在时钟上升沿采样数据输入（D）并更新输出（Q）的时序电路。其核心特性是Q仅在CLK上升沿跟随D变化，否则保持原值。扩展功能包括： 异步复位（低有效时，R=0强制Q=0，优先级高于CLK）； 异步置位（低有效时，S=0强制Q=1）； 复位与置位共存时，复位通常优先。Verilog实现示例展示了同步/异步复位的代码结构，关键区别在于复位信号是否依赖时钟边沿。
2025-12-01 15:49:38
537
原创 时序分析（Timing Analysis） 中，TNS 和 WNS
摘要：WNS（Worst Negative Slack）和TNS（Total Negative Slack）是时序分析中的两个关键指标。WNS表示最差路径的时序裕量，若WNS<0则存在违例，是时序收敛的首要目标；TNS则是所有违例路径的时序裕量总和，反映整体时序健康程度。理想情况下WNS≥0且TNS=0。工程中WNS更重要，直接决定时序是否收敛，而TNS则反映设计是否存在普遍性问题。通常WNS<-0.1ns或TNS<-1ns即需优化。
2025-11-27 13:55:31
363
原创 电信号在pcb中的传播速度
PCB上电信号的传播速度并非光速，而是与介质折射率相关。在FR-4板材中，外层微带线信号速度约17 cm/ns（58 ps/cm），内层带状线约15 cm/ns（67 ps/cm）。高速设计中常用经验值为60-70 ps/cm。信号速度计算公式为v=c/√ε_eff，其中ε_eff取决于板材和走线结构。实际应用中，FR-4上的信号速度约为光速的一半。
2025-11-24 09:30:01
274
原创 FPGA JESD 16lane 搭建
摘要： 本文介绍了FPGA搭建JESD204B 16通道系统的关键设计要点。系统采用同步时钟架构，需注意各JESD204_PHY核的参考时钟（refclk）与共享核心时钟（core_clk）的配置关系，支持两种时钟方案。为确保数据同步，需在SYSREF信号输入端添加D触发器，并满足时序约束。代码示例展示了TOP层接口实现，包含复位、时钟、数据通道和AXI-Stream接口配置。此外，通过延时复位逻辑（约200ms）确保JESD链路稳定后释放复位，避免数据错位。最后，AD9213波形验证了设计的正确性。
2025-07-04 15:42:16
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原创 计算机中最小的信息单位
1个存储单元Q存放1个字节，每个存储单元对应一个32位 (bit) 地址对于32bit的ARM CPU: 一个32位地址指向1个宁节!所以一个32位的系统，每个存储单元的地址都是一个32位的数据，地址虽然是32位的，但每个地址下也只能写一个8位的数据，就是一个字节。计算机中最小的信息单位是bit，也就是一个二进制Q位，8个bit组成一个Byte，也就是1个字节。
2023-10-16 14:45:57
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转载 isinstance 和 type 的区别
isinstance 和 type 的区别在于## 标题：type()不会认为子类是一种父类类型。isinstance()会认为子类是一种父类类型。>>> class A:... pass... >>> class B(A):... pass... >>> isinstance(A(), A)True>...
2020-04-24 16:59:50
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空空如也
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