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RSS订阅原创 1.1 异步复位的串联T触发器 ---- always中慎用 非阻塞
1.废话：这题学到两方面，一是复习巩固了下 T触发器 知识（胡扯，其实就是自己全忘了，压根 都不记得啥是T触发器）；二是 纠正了自己verilog编写的误区，慎用非阻塞赋值，尤其是在always 时序块中；2.正题① 题目描述：如上，不用细说了，实现上述串联 T触发器即为本题目标；② T触发器定义：在数字电路中，凡在时钟脉冲控制下，根据输入信号T取值的不同，具有保持和翻转功能的触发器，即当T=0时能保持状态不变，当T=1时一定翻转的电路。示意图：Q' = Q^T;
2022-04-22 23:54:07
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原创 verilog中的有符号数---原码、反码、补码
1.废话：在进行项目编写的时候发现需要用到补码以表示负数，即使用有符号数。2.正题：① 有符号数与无符号数verilog中的 wire、reg 型变量未特殊申明的情况下默认为无符号数类型；例如：wire [4:0] a = 5'b10110;reg [4:0] b = 5'b11011;其大小转换为十进制规则为：而对于有符号数类型，则需在申明时额外加上 signed 申明，其为二进制格式下的补码表示形式；例如：wire signed [4:0] a ;r
2022-04-19 13:18:26
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原创 论如何通过真值表来求逻辑函数
1.废话：就是在HDLbits刷题拿到真值表的时候忘记了如何去求出其逻辑函数，从而写下这篇博文，好吧，这等数字电路基础知识也能忘，你不咸鱼谁咸鱼。2.正题：如上，该题即用与或非等基础门描述上述真值表对应的逻辑函数关系。方法如下：① 以output 结果为 1作参考：输入为 0 的取非，为 1 的取正，相乘，那么上述有如下四个函数式：1=x1'x2x3'、1=x1x2x3'、1=x1x2'x3、1=x1x2x3；那么1 = x1'x2x3' + x1x2x3' + x1x2'x3.
2022-03-31 21:41:29
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原创 “忽略运算符优先级” 计算结果出错---的小坑
1. 废话：最近在写矩阵数据相乘后累加的数学运算，编写完成后仿真出现数据结果与预期不匹配的情况，经超过一天以上时间的困扰（大部分的困扰时间都在摸鱼，hhhhhh太真实了），各种尝试，以为是数据源头的问题，均查无对症后，突然想到了可能是运算符优先级的问题。果然，不按运算符规则办事，我以为的可能就不是我以为的了，又一个沙雕的日常。2. 问题：自己编写代码时，在未加括号的前提下，未考虑 &、+ 之间的运算优先级，自己错误的默认先运算完 & （与运算），再所有进行 + （加法）运算，然而实际情.
2022-03-07 20:08:03
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原创 rom调用的小坑
笔者作为一名FPGA小菜，但仍然孜孜不倦的前进着（其实是被push）。再调用rom核（Distributed Memory generator）使用时，出现了一些小问题，仅已此篇博文来记录自己的写代码的沙雕日常。总结：在给rom地址赋值时，不要使用阻塞赋值，会使得仿真时出现地址值与rom输出数据值同步的情况，而不是正常的延时一个clk，也许上板后错误会更加离谱。1. 阻塞赋值代码及仿真图如下：always@(posedge clk or negedge rst)begin if(!
2022-02-23 14:16:02
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空空如也
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