- 博客(2)
- 收藏
- 关注
RSS订阅原创 Ultrascale FPGA的DDR4 clamshell拓扑设计过程记录
参考PG150的Figure3-16，Clamshell拓扑设计还要求镜像设计和非镜像设计的两组DDR4分别连接CS片选型号到FPGA，CS0_n连接到TOP层非镜像设计的DDR4组，CS1_n连接到BOTTOM层镜像设计的DDR4组。Clamshell拓扑在设计时，要求DDR4分成2组，分别放置到板卡的TOP和BOTTOM，放置到TOP层的DDR4不需要非镜像设计，放置到BOTTOM层的DDR4需要做镜像设计。DDR4的其他地址、命令和控制信号按照布局的位置依次连接，端接放置到最后。
2025-06-18 17:03:20
610
原创 Cadence 16.6报错ERROR(ORCIS-6245)和ERROR(ORCIS-6250）解决方法
根据上述内容，检查发现CIS库中对该器件的描述（Description)特别长，尝试删减该部分描述长度，重新更新器件，在Part Manager中更新器件状态恢复正常。在网上查询同类报错信息，有人回答是Capture CIS的数据库字符长度存在限制，具体限制了多长的字符长度，还没有结论。同时在使用Part Manager更新器件状态时，发现了一个器件状态无法更新的问题，且会出现文首的报错信息。结论：出现上述报错信息的原因为CIS库的字符长度过长，可通过删减字符长度解决该问题。以及是否可更改长度限制？
2023-04-06 18:29:58
8881
5
空空如也
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人