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RSS订阅原创 总结：自己初学verilog没有注意到的细节
总结：自己初学verilog没有注意到的细节1，4‘b0101和4’h5完全一样，这里‘4’h5’的4指的是二进制下的0101的位宽。2，除了endmodule语句，begin——end语句和fork ——join语句外，每个语句和数据定义的最后必须有分号。3，注意：从高到底和从低到高均可4，5，目前还不是很理解parameter的重新定义，以及~和！的区别，继续总结！...
2019-11-19 11:15:48
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原创 重新开始学习FPGA
重新开始学习FPGA在9月份开始写fpga的代码，转眼马上12月，一直认为自己一直在不断地进步，但是上个周末，听了一位FPGA工程师老师的话后，顿时感觉自己之前的学习方法是错误的，重新总结，我决定重新学习FPGA。之前学习FPGA错误的方法按照学习单片机的方法去学习FPGA因为大一时学习过一些单片机，所以认为只要买一块FPGA的板子，一个一个历程的敲一遍，就可以熟练的掌握FPGA，但是学习...
2019-11-19 10:38:13
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ECE_EDA.rar
本实验，已经上板验证有良好的效果，主要实现可以进行控制和调节的闹钟程序。本工程将闹钟实现分成了四个模块，一个是ctrl控制模块，一个是按键消抖模块，一个是数码管显示模块，一个是到整点时报警和LED灯闪烁功能模块。
2020-06-30
空空如也
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