PCIe进阶之Gen3 Physical Layer Receive Logic（一）

1 文章概述

本篇文章是接着前面两篇文章进一步研究Gen3 Physical Layer Receive Logic的实现，具体包含Differential Receiver，CDR（Clock and Data Recovery）和Receiver Clock Compensation Logic
三个部分的介绍和解析。

1.1 Differential Receiver

Gen3的Differential Receiver逻辑和之前的Gen1，Gen2相比较是没有变化的，改变的部分主要是物理层的电气层，其目的是为了提升信号的完整性，具体见后续文章，此部分与Link Equalization是相关的。

Gen3 Physical Layer Receiver Details如下图所示：

从上图过程可以大致看出Rx部分的实现其实就是Tx部分实现的一个逆过程，比较明显的是多了一个CDR（Clock and Data Recovery）模块。

1.2 CDR（Clock and Data Recovery）

Gen3 CDR Logic如下所示：

Rx Clock Recovery:
即使Gen3新的Scrambling对clock的恢复是有帮助的，但是并不能保证在一个小的时间单位内能够提供足够多的转换密度。因此需要CDR模块来帮助解决这个问题。

CDR另一点的不同之处是内部Elastic