异步复位同步释放

Jealky

于 2022-03-03 16:04:57 发布

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分类专栏：基础RTL代码文章标签： verilog 嵌入式硬件

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该模块实现了对输入异步复位信号rst_n_i的处理，生成输出同步复位信号rst_n_o。在时钟上升沿或rst_n_i下降沿触发时，若rst_n_i为低电平，则rst_n_o被置为低电平；否则，rst_n_o保持其上一时刻的值。该设计用于确保复位信号的同步性。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

module rst_syn(
    clk, rst_n_i, rst_n_o 
);

input    clk;
input    rst_n_i;
output   rst_n_o;

reg    rst_n_o_r;
reg    rst_n_o;

always@(posedge clk or negedge rst_n_i)begin
    if(!rst_n_i)begin
        rst_n_o_r <= 1'b0;
        rst_n_o   <= 1'b0;
    end
    else begin
        rst_n_o_r <= 1'b1;
        rst_n_o   <= rst_n_o_r;
    end
end

endmodule