weixin_44943244的博客

1.优先解决综合的时序问题：先synthsis后，打开综合后report timing summary (opt.dcp)。查看综合后有无时序问题。如果综合后时序为正。则可以继续后面的place/route等。如果综合后有时序问题，则优先解决综合的时序问题。2.其次解决布局的问题：查看place后的report timing summary (placed.dcp)的查看具体的位置timing，这部分的主要是解决是否有相应的位置约束。例如，某些IP在对应的芯片中会有一些固定的位置约束。需要进行相

添加ila： 1.首先在代码中添加需要probe的信号 ila_test u_ila_test ( .clk (clk ), .probe0 (signal0), .probe1 (signal1), .probe2 (signal2), .probe3 (signal3), .probe4 (signal4), .probe5

1.matlab启动questasim之前需要检测通信是否正常： 在命令窗口输入：hdldaemon(‘status’)进行检测，如果正常运行，则显示：HDLDaemon shared memory server is running with 0 connections如果没有启动，则显示：HDLDaemon is NOT running2.如果正常运行，则可以使用vsim启动questasim：方法一：在命令窗口手动输入：vsim启动questasim，之后所有的仿真动作，可以在qu

位置约束指令的critical warning：[Common 17-55] ‘set_property’ expects at least one object.[“F:/prj/ip_updata_prj/test_name/test_name.srcs/constrs_1/imports/xdc/top.xdc”:57]top.xdc里输入这两条指令会报上面两条指令。set_property LOC FE_X0Y3 [get_cells */DUT0/inst/FE_I]set_proper

SD-FEC核在仿真和上版测试出现了不同的现象：仿真和测试结果不一致。仿真：ctrl输入仿真和测试一样，din_data输入到第25个数据后，din_data_ready信号（核输出）会拉低，之后过一段时间后，会拉高。正常现象仿真如下图所示：测试：din_data输入到第25个数据后，din_data_ready信号（核输出）会拉低，之后过一段时间后，拉高了一拍，之后就一直持续拉低状态。原因分析：在工程里的时序约束文件top.xdc未添加sd-fec核的布局约束指令解决方案：在工

关于linux下vivado2020.1安装遇到的问题解决：提示:关于linux下vivado2020.1安装遇到的问题解决问题1描述：安装时出现permission denied的情况。如下如所示：原因分析：安装包里有权限限制，取消掉安装包里的所有权限限制即可解决方案： chmod 777 Xilinx_Unified_2020.1 –R其中-R指的是将整个安装包里文件夹Xilinx_Unified_2020.1里的所有文件都取消掉权限。安装vivado_2020.1