vivado spi axiIP核控制 pynqz2

weixin_44781508

于 2024-05-23 15:45:27 发布

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文章标签： pynq fpga sdk

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GP M口开启

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GPIO 和EMIO都开启

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PL端时钟给80MHz

生成block 打开RTL ANALYSIS 然后上面Winow打开 IO PORT分配端口
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