项目场景:
更改smartconnect后面的某些interconnect连接的模块设计后,interconnect模块某些AXIs的连接线重新连过后,即后续模块的设计更改后有可能触发此bug。
问题描述
使用PCIE读写寄存器时,部分地址无法读写
原因分析:
使用vivado自带ip抓取AXIS总线上的数据,发现对某些地址读写时smartconnect的M_axi接口有VAILD和READY的上升沿信号,对另一些则没有
解决方案:
1.删除模块并重新连线
2.(未验证)重新连AXI总线接口即可