weixin_44565714的博客

原创 使用FIFO解决设计中数据速率转换的问题

问题描述在FPGA设计中，通常会遇到这样一种情况，发送的数据已经准备好了，但是接收方还未准备好。这种情况为避免数据的丢失，需要将数据存储下来，等待发送发准备好之后，再发送数据。解决方案在具体的实现中，我们可以使用fifo ip核，在发送端将数据存起来。当fifo非空时，通知接收端读数据即可，无需设置额外的通知读数的信号。在xilinx的FIFO ip核中有两种模式，分别是标准模式（standard FIFO）和FWFT模式（First Word Fall Through）...

原创 雷达基础知识1

距离带宽是测量距离精度的基本度量径向速度方向角角度测量的精度取决于天线的电尺寸尺寸及形状通过SAR或ISAR获得横向距离分辨率，雷达和目标之间必须有相对运动。当距离和横向距离都具有足够的分辨率时，不仅能够获得两个正交坐标上目标的尺寸，有时也能分辨目标的形状。雷达中的多普勒频移设目标距离雷达径向移动Δl，则回波相位变化为ΔφΔφ=2π×2Δl/λfd=Δφ/(2π×t) =2v/λ...

原创 FMCW调频连续波雷达测距测速原理

原创 block memory generator 使用说明

----本篇博客仅针对native 接口模式，未涉及AXI4接口模式。翻译自pg058Native Block Memory 特点• Generates Single-port RAM, Simple Dual-port RAM, True Dual-port RAM, Single-portROM, and Dual-port ROM• Supports memory sizes up to a maximum of 16 MBytes (byte size 8 or 9) (limited on

原创 fir 滤波器 FPGA vivado

待更新过

原创 smart skin 共形天线

待更新

原创 FPGA原语

MMCM2_ADV

原创 GTX/GTP

FPGA gtx/gtp

原创 2020-10-23

原创 补码加法运算和溢出判断

补码的加法直接补码相加即可。（补码设计出来就是为了能在计算机里直接计算有符号数）溢出判断：只有两个加数同正（同负）才会导致溢出。当两个加数同为正数，但经过加法器后符号位为1，则判断溢出。当两个负数相加，结果符号位为0，判断溢出。...

原创 vivado添加约束文件

方法一：新建xdc文件，编写xdc文件方法二：综合后，open synthesized Design，点击I/O ports 配置管脚约束。

原创 FPGA优化方法

面积优化：当FPGA资源紧缺时，通过时间换资源。资源共享，寄存器配平，串行化。速度优化：流水线设计，寄存器配平，关键路径法，乒乓操作法，树型结构法

原创 线网和寄存器默认值

线网wire 默认值为Z（高阻）寄存器reg 默认值为X（未知）