2021-03-16

最新推荐文章于 2022-04-20 14:20:18 发布

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#verilog

FPGA学习心得记录

在进行仿真时，所有过程块（always和initial）都是从0时刻开始并行进行的（这里能确定一个模块内的是同时进行，不能确定其是否所有模块都同时进行）

module 名字 #（
parameter LEN=256，DW=8
）

线网和变量

线网和变量是同级别的

线网: <线网类型>[[<数据类型>] [signed | unsigned] [位宽]] <标识符(或者说线网名)>[=<赋值>]{,<标识符>[=<赋值>]}；
这里的线网类型一般为wire
这里必须写的是线网类型和线网名，若忽略数据类型，则默认为logic型；若忽略位宽，则为1bit
数据类型有除了reg的其他所有
值得一提的是，logic类型为4值，无符号，与reg一样，但logic还可作为wire型，且若无指定logic为wire或var，则其可根据代码上下文自动决定该对象是wire还是var

变量：[var] [<数据类型>] [signed | unsigned] [<位宽>]<标识符>[=<初值>] {, <标识符> [=<初值>]};
var关键字和数据类型至少有一个，若未指定数据类型，则默认为logic

参数和常量

参数包括以下类型：parameter,localparam,specparam
常量为：const

参数和常量定义的常用形式：<参数或常量类型> [<数据类型>] [signed | unsigned] [<位宽>] <标识符> [= <常数或常量表达式>] {, <标识符> = <常数或常量表达式>};

类型和位宽转换

隐式转换：从短数转换为长数，如果短数为有符号数，高位将填充符号位，否则填充0。
显示转换：$cast $signed $unsigned。系统函数是Verilog内置的函数，大部分不能综合成实际电路，主要用于编写仿真测试代码。

操作符和表达式P71

位选取操作符：用于选取多位数据中的一位或者多为

有两种方式可用：<操作数> [<MSB表达式>:<LSB表达式>]
MSB和LSB表达式必须为常量表达式

<操作数>[<M/LSB表达式>(+:|-😃 <位宽表达式>]
M/LSB表达式可以是变量表达式，而位宽表达式必须是常量表达式

位拼接和流运算符

位拼接运算符用于将多个数据拼接成更长的数据
{<重复次数>{<操作数1>{,<操作数2>}}}

流操作符
{(<<|>>) [<宽度>|<类型>] {<操作数1> {, <操作数2>} }}
能用于对一个数的任意位取反

与或非等运算

&与 |或 ^异或 ~&与非 ~|或非 _^和^为同或
当作用于两个数时，是两个数的每个位相作用
当作用域一个数时，时单个数的每个位依次作用
当位中含有x和z时，需要查表看一下

移位

移位分为逻辑移位和算数移位
不管左移还是右移，其总的位数不变，空出来的补零。
算数右移时，若为有符号数，则在高位补符号数

自增赋值

a++和++a
前者为先用后加，后者为先加后用

条件判断相关运算符

隐含运算(->):<操作数1> -> <操作数2>
等价于：(!<操作数1> || <操作数2>)

等价运算(<->): <操作数1><-><操作数2>
等价于((<操作数1>-><操作数2>)&&(<操作数2>-><操作数1>))

算数比较运算符（< <= >= >）直接根据字面意思理解，如果算数比较运算的操作数中含有x或z，则结果均为1’bx

在相等、不等中有x或z时，若由x和z使得结果不确定时，则结果为1’bx。（== !=)

在条件相等、条件不相等中，其x和z也作为比较的位，进行比较。(=== !==)

通配相等和通配不等运算中，右边操作数的x和z不参与比较。（==? !=?）

let语句

let<表达式名>(<端口1>{, <端口i>}) = <引用端口的表达式>；
有点像函数

结构和联合

结构可以整体赋值，也可以单个变量单独赋值
整体赋值：’{<成员1值>{, <成员i值>}}
单独赋值：结构名.变量名=a

紧凑型可对所有数据同时操作，如对两个相邻数的位同时操作。

联合与结构类似，但其中的成员共用值保持单元。因此，可以使用带标签的类型，标记联合中的一个成员，使得只有被标记的成员能进行赋值，其他成员不能赋值。

数组

<类型>[i-1:0][j-1:0]<数组名>[m][n]
mn个元素，或者说数；一个数可以被分为ij份；例如先将一个32位的数，分成4*8份

赋值

赋值用来驱动线网或者变量
持续赋值：持续赋值使得线网持续接收右值，相当于直接连接到组合逻辑的输出
在线网定义时赋值和使用assign语句赋值。
assign<线网名1>=<表达式1>{, <线网名i>=<表达式i>}

过程赋值：在特定事件发生时更新变量的值
initial过程
always过程
always过程：可指定或不指定触发事件。
always_comb过程：专用于描述组合逻辑，在过程内的语句所依赖的任何一个值发生变化时执行，输出随着输入的变化而立即变化
always_ff过程，专用于描述触发器逻辑（ff时触发器flip-flop的缩写），当指定的线网或变量（即时钟）出现指定跳沿时执行。
final过程，在仿真结束时执行一次。
task过程，即任务。
function过程，即函数

程序进行过程

在程序一旦开始，各种过程和非过程的语句同时进行，过程内可能是从上到下，也可能是同时进行。非过程都是从上到下

foreach

foreach语句用于穷举数组中的元素，一般形式如下：
foreach(arr[i,j])arr[i][j] = i+j //将arr中的每个元素赋值为其中索引的和

always

always过程是Verilog中，特别是FPGA设计中最重要的语法元素

always<单一语句或块>
没有指定过程执行的触发条件，过程将不断重复执行

always@(<敏感值列表>)<单一语句或块>
当敏感值列表中的任何一个变量或线网发生值改变时，过程执行。当块内语句依赖的所有变量和线网都在敏感列表中列出来时，则always组成组合逻辑。
如果块内语句依赖的变量或线网只有部分列出，则always语句将构成锁存器逻辑

always@(*)<单一语句或块>
编译器将自动找出块内依赖的所有变量填充，主要用于实现组合逻辑

always@(<事件列表>)<单一语句或块>
事件的常用形式为 posedge <变量或线网>{(, | or) (posedge) <变量或线网>}

用作沿触发的变量和线网如果有多位，则只有最低位有效。

0->1、z、x均为上升沿
x、z->1 也为上升沿