新人求问，Verilog HDL，仿真时总是出错

两段代码：
module mux21(a, b, sel, y);
input a;
input b;
input sel;
output y;
reg y;

always@ *
	if(!sel) 
		y<=a;
	else 
		y<=b;

endmodule

module LED_Project(clk, sel, rst, q);
input clk;
input sel;
input rst;
output [7:0] q;
wire h0;
wire h1;

fenpin2 u1(.rst(rst), .clk(clk), .clkk(h0));

mux21 u2(.a(h0), .b(clk), .sel(sel), .y(h1));

color8 u3(.clk(h1), .rst(rst), .q(q));

endmodule

在进行RTL仿真时，出现错误：

求问大神！！！

其他端口都没问题，到底错在哪。。