Vivado与Synplify联合设计FPGA

这篇文章主要记录近几天在使用Vivado以及Synplify工具进行FPGA的Synthesis、Implementation、以及BitStream出现的相关问题。

一、工具使用

RTL代码编辑：修改Vivido内置编辑器为VSCode编辑器，个人习惯，偏好VSCode。修改内置编辑器：Tool -> setting 在Tool Settings里的Text Editor使用Custom Editor，然后配置想要编辑器的文件位置即可。

Simulation：由于最近常使用Vivado，就直接使用的是内置仿真器，如果做SoC设计，更偏好于VCS或者ModeSim。

Synthesis：当Coding量一多，如果只使用Vivado进行Synthesis，会非常慢。通过之前的项目经验，采用算法先进的Synplify对来综合，会使综合效果更好，针对我这个等级的学生来说，主要是综合的越快就更好了。

Implementation：由于使用Xilinx的A7200T系列FPGA芯片，故实现选择在Vivado上进行。

二、记录问题

2.1 Synplify怎么综合带有Vivado IP核的工程呢？

		由于我在工程中有使用到，BRAM,PLL这两个IP核，所以如果想在Synplify中综合该Project，必须解决IP核问题。

方法一 white box：将IP核放到Synplify中综合，综合完成后自动导入Synplify的工程。
操作步骤：