weixin_44082271的博客

Verilog语言设计4位并串转换器module pal_serial(clk,reset,en,in,oute);input clk,reset,en;input[3:0] in;output out;reg [3:0] tmp;always@(posedge clk)beginif(!reset)tmp<=4’h0;else if(en)tmp[3:0]<=i...

实现输入一个周期的高电平，会有一个5个周期的高电平信号产生module kount5(clk,rst,inp,outp,tmp);input clk,rst,inp;output outp,tmp;reg outp;reg [3:0]cout;wire tmp;always @(posedge clk or negedge rst)beginif(!rst) cout<=4...