【verilog】verilog条件语句

1. 条件语句

条件（if）语句用于 控制执行语句要根据条件判断来确定是否执行。

条件语句用关键字 if 和 else 来声明。

条件表达式必须在圆括号 （） 中。

格式如下

if(condition1) begin
	statement1 ;
end
else if(condition2) begin
	statement2 ;
end
else if(condition3) begin
	statement3 ;
end
else begin
	statement4 ;
end

---

tip

• if 语句执行时，如果 condition 1 为真，则执行 statement 1；如果 condition 1 为假，condition 2 为真，则执行 statement 2；以此类推。
• else if 与 else 结构可以省略，即可以只有一个 if 条件判断和一组执行语句 statement 1 就可以构成一个执行过程。
• else if 可以叠加多个，不仅限于 1 或 2 个。
• statement 1 等执行语句可以是一条语句，也可以是多条语句。如果是多条执行语句，则需要用 begin 与 end 关键字进行说明。