FPGA串并转换

FPGA串并转换的Verilog实现方法

本文分别记录FPGA串转并和并转串的思路和方法。二者的方法本质基本相同，都是借助寄存移位的操作实现，只是在具体细节上有所差异。本文以牛客网的题目为例具体介绍。

串并转换

题目： 实现串并转换电路，输入端输入单bit数据，每当本模块接收到6个输入数据后，输出端输出拼接后的6bit数据。本模块输入端与上游的采用valid-ready双向握手机制，输出端与下游采用valid-only握手机制。数据拼接时先接收到的数据放到data_b的低位。
        电路的接口如下图所示。valid_a用来指示数据输入data_a的有效性，valid_b用来指示数据输出data_b的有效性；ready_a用来指示本模块是否准备好接收上游数据，本模块中一直拉高；clk是时钟信号；rst_n是异步复位信号。

思路：实现串转并的转换，需要借助一个寄存器，将输入的数据寄存拼接，凑够并联电路的信号位数后进行输出。在此题中，输出端输出6 bit的数据，因此可定义一个6位大小的寄存器data_reg，同时定义一个计数器cnt进行计数，在每个周期将新接收的数据data_a置于寄存器的最高位，即data_reg[6]。每当接收到6个数据，即cnt == 5时，输出端输出数据。

代码：

`timescale 1ns/1ns

module s_to_p(
	input 				clk 		,   
	input 				rst_n		,
	input