weixin_43803202的博客

设计流程：9个设计规划​ 根据项目需求，进行系统结构的设计，系统层次的划分（子功能模块划分），各个子功能模块的输入输出信号，各个子功能模块的结构关系和信号传递关系波形绘制了解各子功能模块功能汇出子功能模块功能模块框图搞清楚如何通过输入信号、内部声明的变量，得到输出信号，实现子功能绘制出功能实现的波形图有利于模块功能实现的理解，即输入与输出的关系：时间与逻辑的关系。FPGA并行执行，便于理清各信号时序与逻辑间关系波形图绘制，方便代码编写。清晰直观了解各信号的跳

从C语言发展而来，区别于C，Verilog HDL 是并行执行的。逻辑值​ 0：逻辑低电平​ 1：逻辑高电平​ z：高阻态​ x：未知逻辑电平（实际中不存在x，而存在亚稳态(不是0也不是1)）关键字example.vmodule example( input wire sys_clk , input wire sys_rst_n , inout wire sda , output wire po_flag); //线网型变量 .

Quartus II开发软件、器件库、USB驱动对RTL代码进行编译，并综合布局布线，转换为硬件电路。实现程序下载和固化。适用Altera公司的FPGA芯片，支持原理图、VHDL、Verilog HDL以及AHDL等多种设计输入形式，内嵌自由的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。ModelSim仿真软件对编写的RTL代码进行仿真验证，验证代码正确性业内最优秀的HDL语言仿真软件之一，唯一的单内核支持VHDL和Verilog混合仿真的仿真器。采用直接优化的

FPGA是什么field program gate array：现场可编程逻辑阵列以数字电路为主的集成芯片，属于可编程逻辑器件PLD专用集成电路ASIC：半定制电路发展历程结构简单，只能实现小规模逻辑电。称为简单可编程逻辑器件PLA：与平面+或平面，熔丝工艺，只可一次编程PROM：与平面+或平面，与平面固定，或平面熔丝工艺只可一次编程PAL：与平面+或平面，与平面只可一次编程；根据输出电路模式分为３种输出：三态、寄存器、互补输出GAL：通用阵列逻辑器件，电可擦除多次编译；输出逻辑宏单