VHDL 学习：仿真错误Unable to open msim.vcd Error.

小鼹鼠骑士

于 2023-04-20 02:46:48 发布

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文章标签：学习 fpga vhdl

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在使用VHDL描述串转并模块时，遇到编译成功但仿真阶段报错Unabletoopenmsim.vcd的问题。错误源于在实体中使用了reg作为信号名，这在VHDL中可能引发冲突，因为reg是Verilog的关键字。文章强调了信号、端口和变量命名应遵循的谨慎原则，避免使用可能引起混淆的关键字。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

今天在练习用VHDL描述串转并模块时，编译成功后准备用university progam vmf进行波形仿真时，发现了报错Unable to open msim.vcd Error。
在网络上搜索后发现是因为实体中用了reg作为信号名，这似乎是个关键字，因此仿真的时候会出现错误。
在这里插入图片描述
本来以为reg只是verilog中的关键字，看来以后信号、端口或者变量的命名还是要谨慎。

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