Verilog语法（四）——过程块和流程控制

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Verilog中的过程块由always和initial关键字定义，分别用于状态机和仿真初始化。always块基于敏感列表触发，如时钟边沿，而initial块仅在模拟开始执行。文章还介绍了Verilog的条件语句（if-else,case），循环语句（for,while）和跳转语句（break,continue,return）等流程控制结构。

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过程块

Verilog 中的过程块（Procedural Block）可以使用 always 和 initial 关键字定义。always 关键字用于表示一个连续执行的过程，例如一个状态机的状态转移过程。而 initial 关键字用于表示一个只在模拟开始时执行一次的过程，例如对仿真环境进行初始化。

以下是 Verilog 过程块的语法示例：


always @ (posedge clk) begin
// 这里是过程块，使用阻塞赋值将输入信号赋值给 D 触发器q <= d;
end
initial begin
// 这里是过程块，用于对仿真环境进行初始化reset = 1'b1;
  clk = 1'b0;
  #10;
  clk = 1'b1;
  #10;
end

在 always 关键字后面的括号中，需要指定一个敏感列表，用于定义过程块的触发条件。例如 (posedge clk) 表示只有时钟信号 clk 上升沿触发时才会执行该过程块。可以使用信号的上升/下降沿（posedge，negedge），也可以使用信号的跳变沿（任意沿，直接写信号名），可以多个信号混用，但不可以跳变沿和上升/下降沿混用。

在过程块的内部，可以使用 Verilog 的语句进行操作，例如赋值语句、分支语句、循环语句等等。例如上面的代码示例中，always 关键字定义的过程块使用了阻塞赋值语句将输入信号赋值给 D 触发器的输出。

initial 关键字用于定义模拟开始时需要执行的过程块，例如对仿真环境进行初始化。在 initial 关键字后面，可以编写任意数量的 Verilog 语句，例如赋值语