Ingrid的博客

Verilog模型的不同级别抽象(1) 系统级（system-level）(2) 算法级（algorithm-level）(3) RTL级（register transfer level）以上三种属于行为描述，只有（3）才与逻辑电路有明确的对应关系(4) 门级（gate-level）(5) 开关级（switch-level）描述器件中三极管和存储节点以及他们之间连接的模型Verilog语言具备的功能1.可顺序执行，可并行执行2.用延时表达式/事件表达式来控制process的启动3.通过命

IP（Intellectual Property）行为（Behavior）、结构（Structure）和物理（Physical）三级。分别对应于软核（Soft IP Core）、完成结构描述的固核（Firm IP Core）和基于物理描述并经过工艺验证的硬核（Hard IP Core）。软核（HDL代码形式，无寄生参数）IP软核通常是用HDL文本形式提交给用户，它经过RTL级设计优化和功能验证，但其中不含有任何具体的物理信息。据此，用户可以综合出正确的门电路级设计网表，并可以进行后续的结构设计，具有很