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RSS订阅原创 Vivado调用ILA、VIO IP核以及使用增量编译技术替换ILA引脚
1.在Vivado 的Block design中添加IP核，将自定义的核心处理器与VIO和ILA连接。vio是一个虚拟的输入输出IP核。输入端口连接待测模块的输出端口，输出端口连接着待测模块的输入端口2.添加ILA模块，选择NATIVE类型3.添加时钟选择差分时钟。
2024-09-17 21:09:04
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原创 基于Zynq 配置DMA在PS DDR 端和在PL AXI-Stream FIFO
本文讲解了在PYNQ-Z2开发板中配置DMA连接PS端中的DDR与PL端中的FIFO
2024-02-27 17:04:56
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原创 在Linux系统上配置HeteroCL
简单记录配置HeteroCL的全过程，此项目这是一个从Python DSL到HLS C的编译栈，实现了用高层级的抽象软件语言在FPGA定义硬件的关联结构。之前配置过的FPGA编译栈项目，比如Scale-HLS，Hector，Soda-opt在前端使用上都不太友好，只能测试一些给定例子的输入程序，HeteroCL则可以直接嵌入在python中使用非常便于开发。HeteroCL和另外三个项目的相似之处是都使用MLIR基础框架作为项目的编译搭建平台，设计了一套自定义的IR方言。
2024-02-19 21:01:02
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原创 Git 实战教程：同步上游仓库并提交本地更改
之前学过一点关于git版本管理的命令，但因为缺乏实际的操作环境，对本地仓库，远程仓库，分支等都基本概念都停留在理论阶段。偶尔也会在终端中尝试敲击一些命令，但都以各种失败告终。直到和小伙伴一起做项目时，我才逐渐认识到团队协作时，代码版本管理控制的重要性。我们采用的还是传统的通过第三方文件传输方式来交换代码。而本科的课程都是面向计算机历史教学，教育系统与实际市场发展存在一定的差距，导致我之前用过最多的命令仅仅止步于git clone。
2023-04-27 00:46:15
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原创 Tutorial - 如何在MacOS 上安装MLIR以及MLIR Python Binding
在习惯了在 IDE 中利用成熟的编译工具链运行代码和享受舒适的代码编写环境之后，我逐渐依赖于具有 GUI 界面的软件工具，而忽视了使用命令行直接操作程序的重要性。因此，在这次搭建环境的过程中，我深刻地感受到了自己对 Unix 指令的不熟悉。本文的主要目的是展示如何从源代码开始构建、手动编译整个过程的步骤，并记录我不断踩坑的经历以及如何克服这些困难。我通过博客的形式记录并发布在互联网上，希望能帮助解决您在 macOS 安装 MLIR Python-Binding时遇到的问，并提供实用的经验。
2023-04-23 22:26:12
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原创 [C指针原理揭秘] AT&T汇编
文章目录前言前言谈一下为什么想写博客 ，第一个原因是想记录我的读书心得，通过做思维导图的方式来概括每一个章节的主要内容，这样就可以理清一本书的主要脉络。第二个原因是notability和goodnotes上都不能满足我对于跨平台编辑的需求，也曾尝试用过wps和pages这样的办公软件但也...
2021-02-02 14:56:42
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空空如也
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