这篇博客汇总了关于高速传输信号中SERDES的应用，以及Xilinx 7系列FPGA的时钟架构和配置技术。预加重在高速传输中的作用、7系列时钟架构的详解、FPGA配置流程和SelectIO逻辑资源的介绍都包含在内，是理解FPGA高速接口设计的重要参考资料。
高速传输信号时大多会用到SERDES，所以记录一些不错的博文以及使用过程中的总结等
ug476
预加重：
https://blog.youkuaiyun.com/qq_41754003/article/details/109756438
https://zhuanlan.zhihu.com/p/46052855
7系列时钟架构
https://zhuanlan.zhihu.com/p/117290284
https://www.cnblogs.com/hcr1995/p/9800547.html
http://www.elecfans.com/baike/bandaoti/bandaotiqijian/20100324205508.html
7系列FPGA配置
ug470
https://www.cnblogs.com/limanjihe/p/9945208.html(DRP动态重配置)
Xilinx 7系列SelectIO结构之SelectIO逻辑资源
ug471 7 Series FPGAs SelectIO Resources User Guide
https://zhuanlan.zhihu.com/p/143524408
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