UVM——sequence & item

本文详细介绍了UVM中的sequence与item的概念及其关系。sequence用于实现激励生成和场景控制,item则包含了具体的数据和控制要求。item基于uvm_object类,包括控制类、负载类、配置类和调试类。sequence分为flat sequence、hierarchical sequence和virtual sequence。flat sequence由item组成,定义了item之间的时序关系和约束。hierarchical sequence则可以通过嵌套其他sequence和item创建复杂的激励场景。

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此处sequence泛指uvm_sequence_item类,item泛指uvm_sequence_item类。
sequence用来实现激励生成和场景控制;item实现对激励所需要的具体数据和控制要求。

sequence item介绍

item基于uvm_object类,具备UVM核心基类所必要的数据操作方法,如copy(),clone(),compare(),record()等。通常将它们划分为以下类:
- 控制类。如总线协议上的读写类型、数据长度、传送模式等。
- 负载类。一般指数据总线上的数据包。
- 配置类。用来控制driver的驱动行为,例如命令driver的发送间隔或者有无错误插入。
- 调试类。用来标记一些额外信息方便调试,例如该对象的实例序号、创建时间、被driver解析的时间始末等。

//实例
class bus_trans extends uvm_sequence item;
	rand bit write;
	rand int data;
	rand int addr;
	rand int delay;
	static int id_num;
	`uvm_object_utils_begin(bus trans)
		`uvm_field_int...
	`uvm_object_utils_end
	...
endclass

class test1 extends uvm_test;
	`uvm_component_utils(test1)
	...
	task run_phase(uvm_phase phase);
		bus_trans t1, t2;
		phase.raise_objection(phase);
		#100ns;
		t1 = new("t1");
		t1.print;
		#200ns;
		t2 = new("t2");		//也可使用create进行例化,好处:可以实现override方法;可以建立层次关系。
		void`(t2.randomize());
		t2.print();
		phase.drop_objection(phase);
	endtask
endclass

item使用时的特点:
- 如果数据域需要用来做驱动,呢么用户应考虑定义为染得类型,同时按照驱动协议给出合适的constraint。
- 由于item本身的数据属性,为了充分利用UVM域声明的特性,建议将必要的数据成员都通过·uvm_field_xxx宏来声明,以便日后uvm_object的基本数据方法自动实现,例如上面的print()函数。
- t1没有被随机化而t2被随机化了,这种差别在item通往sequencer之前是很明显的。UVM要求item的创建和随机化都发生在sequence的body()任务中,而不是在sequencer或者driver中。
- 按照item对象的生命周期来区分,它的生命应该开始于sequence的body()方法,而后经历了随机化并穿越sequencer最终达到driver,直到被driver消化之后,他的生命一般来讲才结束。要注意在使用时,不能直接操作item对象,直接修改其中的数据,或者将它的句柄发送给其他组件使用,这会无形中修改item的数据,或者延长一个item对象的寿命。正确的方法是合理利用copy()和clone()等数据方法。

item与sequence的关系

一个sequence可以包含一些有序组织起来的item实例,考虑到item在创建后需要被随机化,sequence在

### UVM寄存器模型内建Sequence功能 UVM框架提供了多种内置的测试序列(built-in sequences),用于简化基于寄存器模型的验证工作。这些序列能够自动执行常见的操作,如读取、写入以及校验寄存器的内容,从而减少了手动编写重复性代码的需求[^2]。 #### 内建Sequence的主要用途 - **初始化配置**:通过预定义好的sequence来设置初始状态。 - **随机访问**:允许以伪随机的方式对寄存器进行读/写操作。 - **一致性检查**:确保硬件行为符合预期规格说明中的描述。 对于希望快速启动并稳定运行其验证平台的人来说,利用好这些现成资源是非常重要的一步。 #### 如何使用内建Sequences? 为了调用某个特定类型的内建sequence,在`run_phase`阶段可以通过如下方式实现: ```verilog // 创建一个指向所需类型的具体实例 uvm_reg_hw_reset_seq reset_seq; reset_seq = uvm_reg_hw_reset_seq::type_id::create("reset_seq"); // 设置目标环境下的注册表句柄 reset_seq.model = env.reg_model; // 启动该序列 reset_seq.starting_phase = phase; fork begin reset_seq.start(null); end join_none ``` 上述例子展示了如何创建并启动一个重置所有已知寄存器到默认值的操作流程——这通常是在仿真开始前完成的一个重要步骤[^1]。 另外一种常用的场景是对单个或多个寄存器执行简单的读/写动作;此时可采用更通用的形式如`uvm_reg_single_rw_seq`来进行处理: ```verilog class my_register_sequence extends uvm_sequence #(uvm_sequence_item); `uvm_object_utils(my_register_sequence) function new(string name="my_register_sequence"); super.new(name); endfunction task body(); // 定义要交互的目标寄存器列表 foreach(env.reg_model.regs[i]) begin automatic uvm_reg reg = env.reg_model.regs[i]; repeat(5) begin // 对每个寄存器做五次循环 bit[7:0] data; // 构造新的读写请求包 uvm_reg_data_t value; std::randomize(data); // 随机生成数据 // 执行一次写入再跟随一次读回确认 void'(reg.write(status, data)); assert(reg.read(status, value)) else `uvm_fatal(get_type_name(), "Read failed") if(value != data) `uvm_error(get_type_name(), $sformatf("Mismatch! Wrote %h but read back %h",data,value)) end end endtask :body endclass : my_register_sequence ``` 这段代码片段实现了遍历指定范围内的每一个寄存器,并对其实施一系列固定的读写组合命令,以此达到初步检验目的的同时也提高了覆盖率水平[^3]。
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