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RSS订阅原创 仿真中的一些语法记录 （基于System_Verilog）
/fps_flag信号 会一直为1'b1;1. 等待信号 fps_flag信号为1的时候，执行语句1 语句2，等待语句只执行一句。----------------待补充----------------2. 将逻辑中的一个信号在仿真中强制赋值，赋值时用force语句,3. forever 语句的使用。
2025-10-29 23:46:57
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原创 如何对时钟(主时钟，衍生时钟)进行约束___基于vivado 2020.1平台
---------------------------------------------------------------------------------------------------------------------------------------------------------------------衍生时钟约束待添加----------------------------------------------------------------
2025-09-07 23:06:52
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原创 vivado 2020.1 生成bin文件方法
2. 在Project setting 下选择Bitstream -> -bin_file勾选，点击apply ，点击OK即可。1.菜单栏Tools->Setting。
2025-09-07 22:19:53
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原创 FPGA开发软件Quatus中如何更改代码的编辑软件
三 点击选择想要更改的编辑器路径 如下所示，选择好相应的编辑器要点击OK。二，进入如下界面， 如下默认代码编辑器软件是notepad++
2025-02-28 13:28:57
428
原创 modlesim 覆盖率分析（vivado联合modelsim仿真）_初版
modlesim 覆盖率分析（vivado联合modelsim仿真）_初版
2024-11-29 15:07:42
1423
空空如也
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