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RSS订阅原创 IEEE Standard for SystemVerilog—Unified Hardware Design, Specification, and Verification Language笔记3
模块、程序、接口、检查器和原始类型的目的子程序的概述包的概述配置的概述设计层次结构的概述编译和阐述的定义声明名称空间仿真时间、时间单位和时间精度本条款定义了几个重要的SystemVerilog术语和概念，这些术语和概念贯穿本文档始终。本条款还概述了用于表示硬件设计及其验证环境的建模块的用途和使用方法。模块、程序、接口、检查器和原始类型等基本构建块被用来构建设计层次结构。层次结构是通过一个构建块实例化另一个构建块来创建的。
2024-07-29 15:06:34
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原创 IEEE Standard for SystemVerilog—Unified Hardware Design, Specification, and Verification Language笔记2
标准概述：规范性引用文件：标准内容范畴：历史版本沿革：标准的应用与获取：附加信息与资源：标准的重要性：以下引用的文档对于本标准的应用是不可或缺的（即，必须理解并使用它们，因此，每个引用的文档都在正文中被引用，并解释了其与本文档的关系）。对于有日期标注的引用，仅适用所引用的版本。对于未标注日期的引用，则适用该引用文档的最新版本（包括任何修订案或勘误表）。Anderson, R., Biham, E., 和 Knudsen, L. “Serpent: Advanced Encryption Standard的提
2024-07-29 13:53:24
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原创 IEEE Standard for SystemVerilog—Unified Hardware Design, Specification, and Verification Language笔记1
语言结构：包括SystemVerilog的所有构造的正式语法和语义。系统任务和函数：如文本输出显示命令。编译器指令：如文本替换宏和仿真时间缩放。接口：提供了PLI、VPI和DPI机制，以及用于覆盖率访问的API。本标准提供了IEEE 1800™ SystemVerilog语言的语法和语义的定义，这是一种统一的硬件设计、规范和验证语言。该标准支持行为级、寄存器传输级（RTL）和门级硬件描述；测试平台、覆盖率、断言、面向对象和约束随机构造；并提供与外语言编程接口的应用程序编程接口（APIs）。
2024-07-29 11:17:54
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原创 VScode配置go环境，编写menu项目
实验要求：选用go或rust编写menu项目，创建一个版本库（gitee或github），采用VS Code作为编译调试环境。撰写一个帖子，从创建版本库、配置VS Code编译调试环境、编写menu第一版简单程序，以及最终调试运行，完整记录下来，目标是为go或rust的开发者提供一个开发环境配置和工作流程的参考。帖子发布到https://bbs.youkuaiyun.com/forums/SoftwareEngineeringWithCode?typeId=20593 只要帖子文章末尾著名“作者：真实姓名可选 +
2022-03-17 15:21:47
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空空如也
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