超详细! 利用Synopsys VCS对Verilog代码加密的四种方法

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- 利用Synopsys VCS对Verilog代码加密的方法

利用Synopsys VCS对Verilog代码加密的方法

本人采用的VCS版本是2014版本，其他版本只提供参考；

方法一：

官方说明：

+autoprotect[<file_suffix>]
   Creates a protected source file; all modules are encrypted.

个人解释：

对Verilog module内的所有内容加密；

程序测试：

加密前的代码：

module Count(
	input	wire		Sys_clk,
	input	wire		Reset_n,
	input	wire		count_en,
	input	wire		count_clr,
	output	reg	[4:0]	count
);

	always @(posedge Sys_clk or negedge Reset_n)
	begin
		if(~Reset_n)
			count[4:0] <= 5'h0;
		else if(count_clr)
			count[4:0] <= 5'h0;
		else if(count_en)
			count[4:0] <= count[4:0]+1'b1;
		else
			count[4:0] <= count[4:0];
	end
endmodule

加密后的代码：

module Count

`protected
g7FQH7O7G.&0[3CTc,^6_C&E-=P4IE:E7gS9S@Nf6eW-,cMWPP053)[Ndd^DE3:F
#JJd+AE36UgIBa8?f8LT2fG6+UNX9L&H?#-bP>;N7U(T[cOgQ;I_Ke[cF;=J]9\<
c(J0@CO?_5J#9b_Q1DEe=\4]9[bA.OeK1A6T+MREYH\.9e>9P?&6Pb>_Z6UL>E&L
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