夕花朝拾#-优快云博客

与“综合结构”相对应的是“不可综合结构”，everybody know verilog设计的代码就要可综合，布局，布线，形成数字电路。同样的，那么UVM仿真使用的很多结构(class,logic)等都是不可综合的。那么，究竟哪些表达方式是可综合的，verilog可以放心使用，哪些表达又仅仅只能用于case的搭建呢？本文便回答此问题。2：和信号\函数放在一行3：多个属性逗号分开，像(* parallel_case, full_case *)

2024-11-10 10:31:40 275

原创【1.1】common constructs 通用结构

xillinx工程师用common constructs这个词来指代此部分内容，主要包括：parameter、四则运算操作符（operators）、function&task。那么问题来了，通用真的通用吗？1：& 与 && 的区别，!rst 与 ~rst 好像都可以，那么究竟谁更标准呢？>> 与 >>>的区别，怎样将两变量逐为取或得到相同位宽的第三变量，又如何将单变量逐位取或得一个bit呢？

2024-11-06 20:59:51 981

原创【第一章】Verilog语法模板

第一章我就是庖丁解牛的详解它，xillinx工程师为我们制作的verilog模块，有什么比这个资料更官方，更全面，更有价值呢。掌握这些语法可以丰富我的Verilog表达方式，扎实基础，精简语言，就像DOTA可以放出更炫酷的技能一样。千里之功，始于足下，高超的技能来自于扎实的基础，精密仪器来自简单的零件。闲话少说，书归正传。接下来，便是verilog的零件说明书。

2024-11-06 19:43:09 559

原创博客-总序

以上两图呈现的就是我的专业方向：“FPGA实现”和“5G物理层”，在多年的学习过程中，我一直有做笔记总结的经验，因为当年读大学打DOTA，研究怎么才能成为高手，研究来研究出，发现就是对游戏规则多做总结并熟练运用。我从18年开始逛优快云，在这里打开了很多知识的大门，这是也专业的社区。最近看着我的笔记《5G》《FPGA》，合计有260多页A4,过10w的文字，插图示意图更多。我始终觉得同时认知到自身力量的有限性和无限性，可以让我们以平和的心态面对困难，失败，成功，让人生变得不一样。

2024-11-05 19:50:30 500

原创锁存器Latch

锁存器Latch

2023-07-05 11:32:35 1075 1

原创 RSRP参考信号接收功率

介绍RSRP、RSSI、RSRQ、SINR各自的定义与关系，以及5G中如何测量信号功率

2023-05-20 18:46:26 1586 1

原创 FPGA的引脚布局

1：我们可以看到一个普通的IO口往往是6\7个VCCO再加上50个User-IO口。3：会有4对CC-PIN可以外接时钟，经过BUFG以提供全局时钟。4：还有1个BNAK-0，只有几个引脚，只专用CONFIG的PIN。，明白了各个BANK上的引脚情况就明白了FPGA的整体引脚布局。2：48个差分信号对+上下2个单端脚构成50个PIN。3：同一BANK的供电相同，不同BANK的供电可以不同。64个EMIO从PS引出到PL，实现PS与PL的交互。54个MIO引出到FPGA芯片边界。从PS芯片内部来看GPIO。

2023-05-15 21:21:04 3473 4

weixin_41567411的博客

原创【2.8】QUAD

原创【2.7】IO单元

原创【2.6】DSP

原创【2.5】BRAM

原创【2.4】锁存器Latch

原创【2.3】reg与array

原创【2.2】CLB

原创【2.1】底层总貌与引脚布局

原创【第二章】FPGA底层结构

原创【1.4】原语

原创【1.3】原语与宏

原创【1.2】synthesis constructs 综合结构