- 博客(2)
- 收藏
- 关注
原创 VerilogHDL实现占空比50%的任意奇数分频
原理比较简单,代码如下,只需修改分频比即可。module odd_div#( parameter DIV_PAR = 3)( input clk , input rst_n , output clk_div); reg clk_div_pos ; reg clk_div_neg ; reg [DIV_PAR - 1 : 0] div_count_...
2022-03-23 10:56:40
676
空空如也
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人