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RSS订阅原创 ug586学习笔记 7系列 Xilinx mig物理层接口
FPGA逻辑不需要在到PHY控制块的有效命令之间的长等待时间期间发出NOP命令，因为专用PHY中的地址/命令的默认值可以根据需要设置为0或1。在写入期间，OUT_FIFO从校准逻辑或存储器控制器接收每个DQ位的八位数据，并将数据写入PHY_Clk时钟域中的存储阵列，该时钟域是DDR2或DDR3 SDRAM时钟频率的1/4。OUT_FIFO从8位串行化为4位，并将4位数据输出到OCLKDIV域中的OSERDES，该OCLKDV域是DDR2或DDR3 SDRAM时钟频率的一半。
2022-11-15 18:25:06
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原创 UDP以太网（1）RTL8201F-phy芯片MDIO接口FPGA配置RMII模式
介绍以太网物理层芯片支持10Mbps/100Mbps，支持mii、rmii接口；电路图上配置为RMII接口，寄存器也需要配置。phy芯片使用的是rmii接口，用mdio配置，配置方法比较简单，先看MDIO接口时序：MDC频率最高为2.5Mhz，phy在上升沿锁存MDIO的数据phy address 是在挂多个phy芯片的时候用来识别phy的，下面看配置寄存器有哪些：PHY配置寄存器。
2022-11-05 15:33:00
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fpga使用mdio配置RTL8201F为RMII接口、100M以太网
使用fpga mdio接口配置RTL8201F为RMII接口，100m以太网配置完毕可以正常通信，配置过程可以看一看博客。
2022-11-05
VVVF恒压频比控制
FPGA恒压频比控制，用verilog语言实现恒压频比开环控制变频器，没有用DDS实现频率的变化，FPGA恒压频比控制，用verilog语言实现恒压频比开环控制变频器，没有用DDS实现频率的变化，
2017-09-17
空空如也
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