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RSS订阅原创 第 1 章 验证方法中的断言
本文探讨SystemVerilog断言(SVA)在功能验证中的关键作用。SVA作为IEEE1800标准的核心部分，通过四种层次化结构（布尔表达式、序列、属性和指令）支持基于断言的验证方法(ABV)，能有效捕捉跨时钟周期的时序行为。文章指出，SVA不仅能提升验证效率（相比传统FSM方法），还能与主流验证架构(UVM/VMM)协同工作，并通过形式验证提供额外保障。同时强调，有效的断言应聚焦高层次功能需求，而非简单重复RTL代码。最后比较了不同设计类型适用的验证方法，指出控制密集型设计更适合采用SystemVer
2025-09-11 13:55:03
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原创 SystemVerilog断言手册
《SystemVerilog断言手册》是一本全面讲解SVA应用的权威指南。全书从语言基础到高级应用，系统阐述了断言在验证各阶段的使用方法，包含大量可仿真实例和最佳编码实践。书中重点探讨了序列与属性的核心概念，介绍了形式化验证和覆盖率分析技术，并提供了从需求文档到SVA模型的转换方法。作者结合多年验证经验，提供了详细的编码规范和使用指南，所有示例均通过主流EDA工具验证。本书采用渐进式学习方法，先建立整体认知再深入语法细节，特别适合作为验证工程师的实用参考手册。
2025-09-10 10:21:46
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原创 新书上架：算法竞赛黄金法则：提高算法和思考力的77项技巧
《算法竞赛黄金法则》是一本由IOI三届金牌得主编写的算法进阶指南。全书通过77个实用技巧、300+幅全彩图解和153道原创例题，系统性地讲解从基础算法到高阶优化的知识体系。特别适合算法竞赛选手和面试备考者，以可视化方式拆解复杂算法思维，提供可复用的解题模板，帮助读者快速提升编码能力。书中包含大量实战经验和思维训练方法，既适合初学者入门，也能满足进阶选手的提优需求，是提升算法思维的系统训练手册。
2025-07-16 13:55:24
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原创 算法与数学
本文介绍了算法的基本概念及其重要性。算法是解决问题的步骤，在日常生活中广泛应用。通过计算1到100总和的两种方法对比，说明优化算法能显著提高效率（从99次加法到1次乘法）。文章列举了多个算法应用实例，如最短路径、数据排序等，并强调在数据量巨大时，算法效率尤为关键。即使计算机运算能力强大，面对指数级增长的计算量仍需优化算法。因此，系统学习经典算法对解决现实问题具有重要意义。
2025-07-02 13:48:43
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原创 3.5 线网类型
SystemVerilog中线网与变量在存储功能、驱动源数量和强度表示方面存在显著差异。线网反映当前驱动值，支持多驱动解析，而变量仅存储单一值。可综合线网类型如wire和tri适用于CMOS建模，但需注意避免多驱动导致的错误。输入端口可声明为varlogic或uwire类型以防止多驱动问题。线网声明需指定类型和逻辑数据类型，支持向量化但不可划分子字段。隐式线网类型默认为wire，可通过编译器指令更改或禁用。线网赋值可通过连续赋值或端口连接实现，需警惕向量大小不匹配带来的问题。最佳实践建议在更改默认线网
2025-06-24 17:26:59
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原创 2.1 模块和过程块 & 2.2 SystemVerilog语言规则
本节内容介绍了SystemVerilog中模块的基本概念和结构，包括模块的声明、过程块（initial和always）、语法和语义规则、注释类型（单行注释、块注释、pragmas和attributes）、空白字符的使用、保留关键字、标识符的命名规则以及系统任务和编译指令的使用。模块是SystemVerilog中的基本构建块，包含输入输出端口、数据类型声明和可执行代码。过程块用于描述模块的行为，其中always过程块是RTL建模的核心。SystemVerilog的语法和语义通过巴克斯-诺尔范式（BNF）定义，
2025-05-15 15:05:16
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原创 1.6 数字综合
综合编译器的主要功能包括将RTL模型转换为逻辑门、映射到特定ASIC/FPGA、进行逻辑优化以满足速度、面积、功耗及时序要求。综合过程需要三种输入：SystemVerilog RTL模型、目标技术库和综合约束。输出为门级网表，用于后续的仿真和实现。本节强调了SystemVerilog作为双重用途语言的特点，即用于硬件建模和验证，并指出综合编译器支持的SystemVerilog子集因工具而异。此外，还讨论了综合编译器的目标、子模块编译的注意事项以及综合约束的重要性。
2025-05-14 13:21:37
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原创 1.5 SystemVerilog仿真
本节介绍了SystemVerilog在数字仿真中的应用，重点讨论了如何使用SystemVerilog进行RTL建模，以及仿真过程中的关键概念和机制。SystemVerilog是一种用于数字电路仿真的语言，它通过编程结构对数字电路、激励发生器和验证检查器进行建模。文章通过一个32位加法器/减法器的示例，展示了如何编写和仿真SystemVerilog模型，并详细解释了仿真器如何处理编译、展开、仿真时间和事件调度。此外，还讨论了仿真器在处理SystemVerilog代码时的差异和限制，以及如何通过测试平台生成激励
2025-05-13 13:53:33
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原创 1.3 定义SystemVerilog的RTL综合子集 & 1.4 针对ASIC和FPGA的建模
SystemVerilog是一种用于硬件设计和验证的语言，但其官方标准并未明确区分设计语言和验证语言，也未指定用于综合的子集语句。因此，不同的RTL综合编译器支持不同的SystemVerilog子集，设计工程师需根据所用编译器的文档编写模型。
2025-05-12 16:49:22
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原创 1.2 RTL和门级建模
本节介绍了SystemVerilog在数字逻辑建模中的不同抽象级别，包括门级模型、RTL模型、行为模型和事务级模型。门级模型使用内置和用户自定义的原语来详细描述硬件功能，适用于ASIC和FPGA设计。RTL模型则通过连续赋值和过程块在更高的抽象层次上表示数字功能，提高了建模效率和仿真速度。行为模型和事务级模型提供了更高的抽象层次，适用于验证和算法建模，但不能被RTL综合编译器综合。本节还通过示例代码展示了如何在SystemVerilog中实现这些模型，并强调了RTL模型在设计和验证中的重要性。
2025-05-09 13:39:12
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原创 1.1 Verilog和SystemVerilog的区别
Accellera 最初的意图是 IEEE 随后将这些扩展添加到 IEEE 1364 Verilog 标准的下一个版本中，添加的目标版本是 1364-2005，昵称为 Verilog-2005。IEEE 于 1993 年接管了开源的 Verilog 语言，并在两年后发布了官方的IEEE Verilog HDL 标准，即 IEEE 1364-1995，昵称为“Verilog-95”。即使在 Verilog-2001 中添加新的特性，对这些大型设计的建模，以及验证这些复杂设计，也变得越来越困难。
2025-05-08 13:09:43
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