数字IC后端实现之Setup Violation修复案例(Data&Clock Tree ECO修复手段）

于 2025-06-20 17:07:54 发布
阅读量1k 收藏 19
点赞数 25
CC 4.0 BY-SA版权
文章标签： 数字后端零基础入门 数字后端培训 零基础Innovus innovus数字后端 clock tree ECO 时钟树综合 clock tree
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.youkuaiyun.com/weixin_37584728/article/details/148795942

今天给大家分享一个训练营项目远程协助案例。内容涉及一条timing path的data path和clock path优化以及如何根据时序timing来做clock tree的ECO。

数字IC设计实现之分段长clock tree典型案例（clock tree synthesis）

Q:老师，请问我这边跑完dmsa还有一些setup violation ，我看了对应path的hold slack还有120ps，工具没有继续修了，这部分如何手动修复呢?

在这里插入图片描述

在这里插入图片描述

从上面pt dmsa做完的报告看setup存在一些20ps左右的timing violation。学员认为这样的timing path有hold margin，工具正常应该要帮我们修掉才对。

https://alidocs.dingtalk.com/api/doc/transit?spaceId=5094368790&dentryId=66312813210&corpId=dingcd9df953ab4a15574ac5d6980864d335

我们知道PT DMSA默认只会帮我们修data path。所以当前有setup violation，那唯一它能做的就是把data path的delay变小。而想把delay变小，只有以下几个手段：

1）cell驱动变大(upsize)

2）cell换成低阈值电压的cell （比如RVT换成LVT甚至ULVT）

下面看看这条timing path完整的时序报告。从报

最低0.47元/天 解锁文章

200万优质内容无限畅学
setup和hold互卡问题剖析
芯冰乐
04-27 240
当然，在不同corner下出现setup和hold互卡的情况也是最常见的。那么，一段timing path，如果launch clock latency为10ns，capture clock latency也为10ns，它们之间并没有common path，Data latency为1ns，Clock period为5ns。在计算setup时，launch path的ocv一般都是乘一个大于1的系数，假设是1.2，capture path的derate取0.8。这就变成了setup和hold互卡的情况了。
数字后端基本概念介绍<Guide>
Tao_ZT的博客
08-03 4470
今天我们要介绍的数字后端基本概念是Guide。Guide是Floorplan中作用于module或者instance group的一种约束。在Innovus中，当你希望某个模块里面的in...
数字后端——ECO
沧海一升的博客
12-04 2万+
对ECO（engineering change order）进行简单介绍
setup,hold修复
Yansiwei777的博客
11-06 3240
信号完整性（SI，signal integrity）violation的一种，SI据我所知也就只和crosstalk有关。对于case1的解决方案在发生以下情况不适用，在同一工作条件下，前一个模块存在hold违例，经过插buffer修正，却因此导致下一个模块存在setup违例。4）换setup/hold corner下skew更小的cell，如Iwt,这样setup和hold互卡情况会缓解。2）路径上的crosstalk（串扰）过大，对setup和hold都有影响。2）clock的ndr设置好。
修复setup违例的方法汇总
l12366的博客
06-18 683
还有需要注意的是，Setup违例的修复和Hold违例的修复有很大的不同，Setup的违反随着布局到布线阶段的推进，它是越来越恶化的。如果setup violation比较小，则可以跳过（violation多少才叫合适，必须做到心里有数），或者通过useful skew（ICC/ICC2支持CCD的功能，自动帮你借timing），设group_path并设置一个相对较大的weigh，设置layer optimization，用高层来走线等方法来解决（方法实在是太多了，这里就不一一列举）。
项目后期踩到这些坑，原来可以这么简单处理（数字后端实现救火篇）
weixin_37584728的博客
05-08 4459
项目后期踩到这些坑，原来可以这么简单处理！（数字后端实现救火篇） 最近一直在帮同事解决各种问题。由于临近项目后期，所以很多问题的解决方法并不能只是告诉他们调整 flow，重新跑 flow。有几个问题也是比较常见的问题，大家或多或少可能都遇到过。今天小编挑选几个主题，做一个简单的分享，也算做个简要的归纳，希望对大家能够有所启发。 Power off 模块输出端未设置 dont_touch 大家都知道，对于一个可以 powerdown 的模块，其输出是不可控的。所以需要在其输出端添加 Isolation cel
数字IC后端学习笔记：等价性检查和ECO
前进，才知道自己的渺小
07-01 3127
但门级仿真是不能够提供担保的，不能100%的确定修改后的RTL和修改后的网表是等价的。在ECO时，最初进入xmitstate[2]触发器的输入，被切断并连接到一个由或门和与门构成的选择器，通过控制选择器可以决定选择新加入的逻辑分支还是最初的逻辑分支。当满足给定的条件时，通过选择器可以选择我们需要的值，在其他条件下，通过选择器选择旧的值。对于某些电路的移植，一般不需要对新电路进行仿真验证，而可以直接通过EDA工具来分析该电路的功能是否与原电路一致，此种验证方法可以大量减少验证时间，提高电路的效率。
数字后端——物理单元介绍
沧海一升的博客
12-06 1万+
对后端实现中用到的物理单元进行介绍，包括tap cell，dcap cell等。
数字IC后端实现的一些基本概念
cy413026的博客
06-01 2267
2）place之后，假设setup和hold都正好为0ns，然后插入时钟树，树的完全平衡的，WC的时钟树insertiondelay是0.2ns，BC的insertion delay是0.1ns，这时做STA，会看到timingviolation吗？cloning是在有多个sink的情况下，不改变逻辑功能把当前cell复制一份，分别驱动下一级的cell，这样可以减少当前单元的负载，从而获得更好的时序，有时是为了placement的考虑，譬如几个sink的方向不同，缺点是会增加上一级的负载。
如何才能成为数字IC后端ECO专家？
weixin_37584728的博客
05-02 4605
如何才能成为数字IC后端ECO专家？ 临近 618，这几天很多粉丝私信表达希望小编知识星球搞个优惠活动。但是之前也有收到不少朋友的私信，有的是希望星球要提高门槛，因为觉得人数多了，大家都学会了，以后跳槽竞争比较激烈。有的是希望星球不要搞优惠活动，因为觉得自己没赶上活动心理不平衡。 本着公平的原则，综合考虑，吾爱 IC 社区知识星球对于新用户不会搞优惠活动 （特别的日子可能会偶尔搞一两次，暂定中秋和过年）。对于老用户需要续费的朋友仍然会不定期搞优惠活动。 为了感谢老用户对小编的支持，凡是今日续费的老会员，均可
数字后端设计实现之自动化useful skew技术（Concurrent Clock &Data）
weixin_37584728的博客
01-08 4107
数字IC后端设计实现之自动化useful skew技术应用——PPA Push经验
数字后端面试问题
热门推荐
mikiah的专栏
08-31 7万+
1.1 EETOP版主面试问题 001） Why power stripes routed in the top metal layers? 为什么电源走线选用最上面的金属层？ 因为顶层金属通常比较厚，可以通过较大的电流 1.高层更适合globalrouting.低层使用率比较高，用来做power的话会占用一些有用的资源， 比如std cell 通常是m1 Pin 。 2. EM能力
时间做减法，人生做加法——如何修复hold violation?
Tao_ZT的博客
10-07 2891
上一期介绍了setup violation的修复，这次我们来讲讲hold violation。 相比setup来说，hold的修复要简单得多。同样地，我们先来回顾下hol...
ECO简介
青春易逝，愿不负昭华，期待梦与远方
07-15 1508
ECO（Engineering Change Order）是指在设计后期，由设计人员根据静态时序分析和后仿真中所暴露出来的问题，对电路和标准单元布局进行小范围调整，保持原设计布局布线结果基本不变的前提下做小规模优化，修复芯片的剩余违例，最终达到芯片的签核标准。在ECO阶段，不能通过后端布局布线的流程来修复违例（重新走一遍流程太费时了。。），而要通过ECO的流程来进行时序、DRC、 DRV以及功耗等优化...
数字IC后端设计实现中的Post-mask ECO应该怎么做？
weixin_37584728的博客
07-17 3187
数字IC后端设计实现中的Post-mask ECO应该怎么做？
【001 数字后端 | 需要了解什么】
weixin_45850378的博客
04-23 1404
对整个设计进行一个宏观的规划，包括像模块大小的规划，Macro的摆放，电地power走线的规划。这是设计中最常见的一个单元了，Macro是一个宽泛的概念，通常我们把它分为硬核（Hard Macro）和软核（Soft Macro）。包括布线后的优化，主要是调用PR工具的算法对design中的net进行自动布线，并在布线后继续优化timing, area和power等。主要是时钟树的生长，基于设计约束中的关于时钟的定义约束进行时钟树的生成，在满足时钟drv约束的前提以及个人关于时钟约束的前提下生成树。
【数字后端】ECO
stm32stu的博客
01-17 3384
一、概述在完成布局规划、布图规划、时钟树综合以及布线等步骤之后，芯片设计的物理实现部分已经基本确定。将在ECO阶段对时序以及DRC等部分的违例进行进一步的修复。ECO（Engineering Change Order）是指在设计后期，由设计人员根据静态时序分析和后仿真中所暴露出来的问题，对电路和标准单元布局进行小范围调整，保持原设计布局布线结果基本不变的前提下做小规模优化，修复芯片的剩余违例，最终达到芯片的签核标准。在ECO阶段，不能通过后端布局布线的流程来修复违例（重新走一遍流程太费时了。。
数字IC设计中ECO的那些事，其实并不是事
weixin_37584728的博客
06-06 1万+
数字IC设计中ECO的那些事，其实并不是事！ 点击标题下「蓝色微信名」可快速关注 刚好最近一直在忙着芯片的测试工作（发现某些 bug），都没来得及规划公众号文章的内容，都是想到啥写啥。等后面没那么忙的时候，小编就抽空来整理一个清单，让大家循序渐进，系统地来学习数字后端设计实现的整个环节。so, 今天先跟大家聊聊数字 IC 设计中 ECO 的那些事。ECO 中文翻译就是工程变更（Engineering Change Order）。很多工作几年的朋友，肯定或多或少都接触过这个事情。因为 design 中写的算法
数字ic后端 CTS
最新发布
12-28
### CTS概述 时钟树综合(Clock Tree Synthesis, CTS)是数字集成电路设计中的重要环节之一。这一过程旨在创建一个平衡的时钟分配网络，使得所有寄存器能够接收到相位一致且延迟最小化的时钟信号[^2]。 ### CTS的主要目标 - **减少Skew**：确保各个触发器之间的时钟到达时间尽可能相同。 - **降低Jitter**：减小时钟周期内的抖动量，提高系统的稳定性。 - **优化功耗**：通过合理的布线规划来节省电力消耗。 - **满足Setup/Hold Time要求**：防止由于过大的传播延时而导致的数据竞争现象发生[^3]。 ### 工具行为解析 在执行CTS操作期间，自动化工具会自动识别并处理芯片内部所有的同步元件（如FFs），构建起由缓冲区/反相器组成的分支结构——即所谓的“时钟树”。此过程中涉及到的关键活动包括但不限于： - 计算理想的插入延迟值； - 插入必要的缓冲节点以均衡路径长度； - 调整现有资源布局以便更好地支持新加入的组件； - 对生成的结果进行全面评估和修正直至符合预设规格为止。 ### 常见问题及其对策 #### 1. Setup Violation (建立违例) 当数据从发送方传输到接收方所需的时间超过了规定限度，则会发生setup violation。对于此类情况，可以通过增加额外的管道级数或是调整关键路径上的逻辑门尺寸来进行缓解；另外，在某些情况下适当放宽全局时序约束也可能有所帮助。 #### 2. Hold Violation (保持违例) hold violation指的是当前状态尚未稳定前就发生了新的边沿跳变事件。针对这个问题，通常建议采取如下措施： - 减少相邻两级之间存在的组合逻辑数量； - 应用多版本技术(Multi-Versioning)，即将同一份输入分发给多个不同延迟特性的实例再汇总输出； - 或者考虑重新安排局部区域内的物理位置关系从而缩短互连线程距离。 #### 3. Clock Skew Issues (时钟偏斜问题) 为了有效控制clock skew的影响范围，应当遵循以下原则： - 尽可能采用中心辐射型拓扑而非菊花链式连接方法布置各级子网； - 利用专门设计用于补偿不对称效应的特殊器件作为中介桥梁； - 定期审查整个架构是否存在潜在瓶颈点，并及时加以改进。 ```bash # 运行静态时序分析命令检查是否有违反项 sta_report_timing -max_paths 50 -slack_lesser_than 0.1 ```
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值