Verilog使用相对路径时应注意的问题

最新推荐文章于 2025-05-30 10:50:47 发布
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原文链接：http://www.cnblogs.com/undermyownmoon/p/10442780.html
在Quartus和ModelSim环境下，使用Verilog的include和fopen时，需注意文件路径的处理。绝对路径需使用斜杠，相对路径在Quartus中以工程路径为基准，而在ModelSim中，不带"../"的路径以工程路径为基准，带"../"的路径则以工程上一级为基准。路径不当会导致文件找不到。

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在Quartus编译环境下，使用include, fopen等文件操作指令时，会涉及到文件路径问题。

以 E:\quartus_project\sd_card_controller\rtl\sd_wb_driver\sd_defines.vh 参数定义文件为例，

 

       1. 使用绝对路径，可用以下写法，需要注意：verilog路径符为斜杠“/”，而windows资源管理器的路径符为反斜杠“\”。

       `include "E:/quartus_project/sd_card_controller/rtl/sd_wb_driver/sd_defines.vh

      

       2. 使用相对路径时，以工程路径为参考，这里工程路径为 E:\quartus_project\sd_card_controller ，此时相对路径可以有两种写法：

       `include "rtl/sd_wb_driver/sd_defines.vh"  或者

       `include "../rtl/sd_wb_driver/sd_defines.vh"

 

在ModelSim的编译环境下，绝对路径的使用方式和Quartus相同，但是相对路径的定义和Quartus就有一些差别。

以fopen函数为例

   &nbs

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（8）Verilog include 头文件使用路径（FPGA不积跬步101）
m0_46498597的博客
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名言：相信自己，心有多大，舞台就有多大！ 1 问题描述 在Quartus、ISE、vivado等开发工具下，使用include头文件时，会涉及到文件路径问题。如果不添加文件路径，编译时会报错误。 2 解决方案 方案1：添加include头文件路径（绝对路径或相对路径），可以解决编译报错问题。 方案2：把include头文件和verilog文件放在同一个文件夹下，可以解决编译报错问题。 3 文件路径添加方法 以E:\top\led\src\include\timescale.v为例。 绝对路径
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