- 打开ModelSim,新建工程->新建Verilog文件demo.v
输入文件内容
module demo();
reg[3:0] a,b;
initial
begin
$display("Hello, World");
a = 2;
b = 5;
$display("answer = %b", (a+b));
end
endmodule
2.依次点击 编译和仿真 
3. 选择work->demo 
4. 在transcript里输入run查看$display结果 
本文介绍如何使用ModelSim进行Verilog代码的仿真。通过一个简单的示例演示了从新建工程到运行仿真的全过程,并展示了如何查看$display输出结果。
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