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RSS订阅原创 [特殊字符] Verilog数据类型与变量大揭秘：硬件工程师的“乐高积木“库
32位带符号整数，像数学课代表，专管大数运算：寄存器型，不是真的寄存器！是存储值的容器（可能综合成寄存器或组合逻辑）：物理连线，像电线一样传递信号（默认输入输出类型）：三态线（能同时表达0/1/z）：电源与地线（相当于数字世界的正负极）：64位时间记录仪（用于仿真）
2025-02-20 09:42:20
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原创 《Verilog模块结构：代码世界的建筑规范手册》
标准配方建筑学三定律单层地基原则：每个文件只能有一个顶层模块（就像汉堡不能上下都有面包片）同名同姓定律：文件名=顶层模块名（防止点外卖拿到手抓饼）强迫症排版法：缩进对齐+单行单语句（代码界的豆腐块被子）命名玄学推荐风格：（全小写下划线党）禁忌案例：（综合工具可能变脸）局部变量：允许/（就像泡面里的脱水蔬菜——简单但必要）注释生存指南 常量黑科技
2025-02-20 08:42:43
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原创 《Verilog模块与仿真：从积木到试车场的奇妙之旅》
代码世界的基本单位，就像乐高积木块。所有功能代码都要住在模块里（编译指令除外），将不同功能的积木拼在一起，最后完成一个大的积木作品。每个模块都有专属身份证： 开头， 收尾；模块的功能逻辑实现写在中间。名字规则：字母/下划线开头，可含数字/$符号（区分大小写但建议全小写）推荐命名：（优雅） vs （可能被综合工具嫌弃） 行为级：用高级语言描述功能（大厨的菜谱）数据流：用信号流向描述（食材加工流水线）结构级：调用现成模块搭建（乐高积木拼装）一个模块内部可以使用其它模块，称为实例。上层模块可以引用底层任意层
2025-02-19 09:46:03
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原创 《Verilog模块：数字世界的乐高积木搭建指南》
如果把数字电路比作乐高城堡，那Verilog模块就是一块块乐高积木。每个模块都像带着接口的魔法盒子：输入端口：像耳朵（接收外部信号）输出端口：像嘴巴（对外发送信号）内部实现：像魔法师的黑袍（对外不可见的神秘操作）：模块名就像身份证号，全宇宙唯一！建议用"见名知意大法"，比如温控风扇比module_001香多了~
2025-02-18 16:43:47
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原创 《TCP协议：互联网世界的“社交达人“修炼手册》
下次当你在网购秒杀时，在视频通话时，在云端同步文件时，别忘了是这位穿行在01世界里的社交达人，用它的三次握手建立信任，用四次挥手优雅告别，用精妙的流量控制维持秩序，默默守护着我们的数字生活。毕竟，没有TCP的互联网，就像没有交通规则的大都市——混乱且危险。让我们向这位无声的守护者致敬！
2025-02-18 10:22:17
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原创 半导体制造中的“魔法盾牌”：二氧化硅
二氧化硅，这个看似普通的材料，却在半导体制造中扮演着不可或缺的角色。它不仅是晶圆的“护甲”，还是芯片中的“和事佬”、“保安”和“千里眼”。正是有了它的保护，我们手中的智能手机、电脑和各种电子设备才能稳定运行。下次当你拿起手机时，不妨想想，这里面可是有一位“魔法盾牌”在默默守护着呢！
2025-02-17 09:19:18
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原创 ⚡️《静电刺客的猎杀手册：芯片世界里的“千伏惊魂“》⚡️
在这个电子产品无孔不入的时代，我们每天都在与一群隐形刺客打交道——它们身怀数千伏特的高压绝技，能在0.1秒内让价值百万的芯片灰飞烟灭。这就是静电放电（ESD），电子工业界最令人闻风丧胆的"沉默杀手"。
2025-02-14 09:43:51
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原创 半导体界的“地基革命“：从沙子到晶圆的奇幻漂流
"头顶一块布，全球我最富"的中东王子们可能没想到，他们脚下除了能喷石油的沙子，还藏着另一座金矿——硅砂。不过，要把它变成价值连城的晶圆，可得经历一场堪比《一千零一夜》的奇幻漂流。
2025-02-13 16:34:20
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原创 从晶棒到晶圆：揭秘半导体制造的精密之旅
工程师们使用镶嵌金刚石颗粒的环形线锯，像用极细的“金刚钢丝”将晶棒切成厚度不足1毫米的薄片。刚切下的晶片边缘锋利如刀，因此需通过“圆边”工序，用计算机控制的磨头将边缘修整成光滑的圆弧形，防止崩裂和污染。随后，外径研磨工序登场：通过高精度砂轮，修正晶棒表面的凹凸不平，将其圆度误差控制在微米级（1微米≈头发丝的1/60）。它的制造过程融合了材料科学、精密机械和化学工艺的精华，堪称现代工业的巅峰之作。正是这些看似冰冷的工业流程，构筑起数字时代的基石，让指尖大小的芯片迸发出改变世界的力量。
2025-02-12 16:44:32
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原创 芯片设计流程：从反向设计到成品开发的奇妙之旅
芯片设计就像是一场从“拆解”到“重建”的奇妙之旅。无论是正向设计还是反向设计，每一步都需要精密的工具和丰富的经验。从版图提取到电路仿真，从CP测试到成品开发，芯片设计师们在这场旅程中不断挑战自我，最终创造出改变世界的芯片。所以，下次当你拿起手机或打开电脑时，不妨想想，这些设备中的芯片，背后是多少设计师的智慧与汗水。芯片设计，不仅仅是技术的较量，更是一场充满挑战与乐趣的冒险。
2025-02-12 14:17:59
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原创 从版图到硅片：揭秘芯片光刻工艺的核心奥秘
从掩膜板的纳米雕刻到光刻机的光影魔术，每一次技术突破都在改写人类制造精度的极限。当EUV光刻机用相当于头发丝万分之一细的光线，在硅片上绘制出比蒙娜丽莎更复杂的电路图时，我们看到的不仅是科技的力量，更是人类智慧在微观世界的绝美绽放。这场持续60年的"追光之旅"，正在书写着数字文明最激动人心的篇章。
2025-02-11 13:23:45
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原创 UART_RX接收模块
如果测试其他波特率，需要调整 send_uart_byte 任务中的位时间。每个位的持续时间由波特率决定。例如，9600 波特率的位时间为 1/9600 ≈ 104.17 us。reset_n 信号在仿真开始时为低电平（复位状态），100 ns 后变为高电平，释放复位。：更改波特率为 19200，发送数据 8'hF0，验证接收模块是否适应新的波特率。send_uart_byte 任务用于模拟 UART 接收模块的输入信号 rx。运行仿真并观察 data 和 rx_done 信号，验证接收模块的功能。
2025-02-10 13:16:22
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原创 通讯接口之UART_TX发送模块
tx_go UART功能使能位，1使能UART；tx_done 在UART的一个帧发送完成后置一，关闭UART功能tx 串行数据发送脚。
2025-02-08 13:40:47
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原创 通讯接口之UART通讯协议详解
通用异步收发器（Universal Asynchronous Receiver/Transmitter：UART）通用异步收发器是一种通用串行数据总线，用于异步通信。该总线双向通信，可以实现全双工传输和接收。在ic设计中，UART用来在具有UART模块的芯片之间进行通信，包括外围传感器和其它控制设备，如EEPROM通信，微控制器与PC之间的通讯。全双工（Full Duplex）是一种通信技术，允许数据在两个方向上同时传输，相当于两个单工通信方式的结合。
2025-02-07 16:00:17
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原创 usb枚举过程总结
USB枚举的主要目的是让主机识别并配置连接的USB设备。通过这个过程，主机可以确定设备的类型、功能和所需的资源，从而为设备加载合适的驱动程序，确保设备能够正常工作。如果枚举失败，设备可能无法被主机识别或正确配置，导致无法正常使用。黄毛入厂打螺丝——枚举：进厂-——插入检测人事面试——枚举过程给她自己的身份证明，五道口毕业证之类的，基本信息了解后，开始安排工位——给定新地址，一切都安排好了，就可以正常的打螺丝了——设备与主机正常通信。
2025-01-20 11:55:01
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原创 深入理解：数制-编码-机器语言
本文围绕数制相关知识展开，涵盖数制基本概念、常用数制、三进制计算机特点、数字电路基础及各进制转换等内容，旨在帮助读者理解数制原理及在计算机领域的应用。
2025-01-17 16:20:02
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原创 modelsim -仿真概述
仿真是工程设计过程中的一个重要步骤，其作用是验证某些设计单元是否满足设计者的最初要求，故属于验证的一种手段。罗马不是一日建成的，假如把完整的设计看成一座积木城堡，在最初撰写的设计文档的指导下，把一个个积木（模块）放在合适的地方，当所有模块都放置好后，城堡也就建立好了。在此过程中，需要确保模块的功能是正确。，完成模块设计采用的方式或语言可能有很多种，例如原理图输入法，代码输入vhdl，verilog 和systemc等。
2025-01-16 17:20:10
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原创 module do文件详解
Do文件提供是功能是控制仿真操作。Do文件基于tcl语言，简易的do文件甚至不包含复杂的逻辑关系。Eda工具中很多软件都支持tcl语言，熟练的掌握了tcl语言，对其他软件的掌握也会事半功倍。
2025-01-16 16:38:50
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原创 Modelsim 仿真中$display和dbg_str的用法
说到打印信息，大致的分两种，一种是在Transcript窗口打印信息，另一种则是在波形窗口中直接输出信息。在Transcript窗口打印信息：显示系统任务，display主要用于显示信息和调试信息，从日志文件中跟踪仿真的流程，也有助于更快的进行调试。显示任务有不同的格式和组别，可以打印数值，显示当前仿真时间，输出提示字符等功能，打印的信息会根据程序的执行，顺序的出现在Transcript窗口中在代码中的具体写法：$display("xxxx写入想要显示的字符")
2025-01-16 15:47:06
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原创 使用do文件完成modelsim自动化仿真的方法总结
芯片设计流程中的仿真验证，就是检验编码设计的正确性，仿真验证工具Mentor公司的Modelsim，Synopsys的VCS，还有Cadence的NC-Verilog均可以对RTL级的代码进行设计验证。使用Cadence或Modelsim或Synopsys的VCS等软件），本文主要针对使用modelsim验证时，提供高工作效率的方法总结，本人还是菜鸟，如有错误还望指出。
2025-01-16 13:59:53
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空空如也
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