chapter4 module and port

Verilog端口声明详解

如果模块和外界没有交换信号,则可以没有端口列表。

端口隐含声明为wire,如果输出端口需要保存数值,则必须显式声明为reg,如需要保持数值知道下一个时钟边沿

转载于:https://www.cnblogs.com/xiaoxuesheng993/p/7488041.html

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