本文介绍在ISE开发环境下,由两个16bit加法器构成的、可以完成4个16bit输入的18bit输出加法器。
IP核
IP Core就是预先设计好、经过严格测试和优化过的电路功能模块,如乘法器、FIR滤波器、PCI接口等,并且一般采用参数可配置的结构,方便用户根据实际情况来调用这些模块。随着FPGA规模的增加,使用IP core完成设计成为发展趋势。
IP Core生成器(Core Generator)是Xilinx FPGA设计中的一个重要设计工具,提供了大量成熟的、高效的IP Core为用户所用,涵盖了汽车工业、基本单元、通信和网络、数字信号处理、FPGA特点和设计、数学函数、记忆和存储单元、标准总线接口等8大类。
IP核生成器的使用
在这里,我们使用ISE提供的IP Core生成器创建3个加法器IP Core。包含2个16bit 2输入加法器与1个17bit 2输入加法器。
点击工程器件,右键新建源文件。选择IP Core,填写基本信息后,在IP Core目录中选择Math Function
->Adders Subtracter
填写基本的IP Core属性。16bit输入的加法器,输出时17bit;同理17bit输入、输出时18bit。
IP Core在综合时被认为是黑盒子,综合器不对IP Core做任何编译。IP Core的仿真主要是运用Core Gener