FPGA学习之路——PLL的使用

PLL频率综合应用

最新推荐文章于 2025-06-09 12:47:53 发布

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原文链接：http://www.cnblogs.com/xuexizhe/p/8650176.html

本文介绍如何使用PLL（锁相环）进行频率综合，通过在ISE环境中配置PLL IP核生成不同频率的时钟信号（25MHz、50MHz、75MHz、100MHz）。文章提供了详细的配置步骤及VHDL代码示例，并解释了如何判断PLL是否锁定。

　　锁相环（PLL）主要用于频率综合，使用一个 PLL 可以从一个输入时钟信号生成多个时钟信号。 PLL 内部的功能框图如下图所示:

　　在ISE中新建一个PLL的IP核，设置四个输出时钟，分别为25MHz、50MHz、75MHz和100MHz，配置如图所示：

　　之后，再在程序中例化IP核，程序设计如下：

 1 `timescale 1ns / 1ps
 2 //////////////////////////////////////////////////////////////////////////////////
 3 // Company: 
 4 // Engineer: 
 5 // 
 6 // Create Date:    11:11:34 03/26/2018 
 7 // Design Name: 
 8 // Module Name:    pll_test 
 9 // Project Name: 
10 // Target Devices: 
11 // Tool versions: 
12 // Description: 
13 //
14 // Dependencies: 
15 //
16 // Revision: 
17 // Revision 0.01 - File Created
18 // Additional Comments: 
19 //
20 //////////////////////////////////////////////////////////////////////////////////
21 module pll_test(
22     input    clk,
23     input    reset,
24     output pll_clk_1,
25     output pll_clk_2,
26     output pll_clk_3,
27     output pll_clk_4,
28     output locked
29     );
30 
31     pll_ip pll_ip_inst
32     (
33         .CLK_IN1(clk), // IN 50Mhz
34         // Clock out ports
35         .CLK_OUT1(pll_clk_1), // OUT 25Mhz
36         .CLK_OUT2(pll_clk_2), // OUT 50Mhz
37         .CLK_OUT3(pll_clk_3), // OUT 75Mhz
38         .CLK_OUT4(pll_clk_4), // OUT 100Mhz
39         // Status and control signals
40         .RESET(reset),// IN
41         .LOCKED(locked)// OUT
42     ); 
43 endmodule